• 한국전기전자재료학회논문지
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• 제13권9호
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• pp.729-734
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• 2000

Recently, Very Large Scale Integrated (VLSI) circuit & deep-submicron bulk Complementary Metal Oxide Semiconductor(CMOS) devices require gate electrode materials such as metal-silicide, Titanium-silicide for gate oxides. Many previous authors have researched the improvement sub-micron gate oxide quality. However, few have reported on the electrical quality and reliability on the ultra thin gate oxide. In this paper, at first, I recommand a novel shallow trench isolation structure to suppress the corner metal-oxide semiconductor field-effect transistor(MOSFET) inherent to shallow trench isolation for sub 0.1${\mu}{\textrm}{m}$ gate oxide. Different from using normal LOCOS technology deep-submicron CMOS devices using novel Shallow Trench Isolation(STI) technology have a unique"inverse narrow-channel effects"-when the channel width of the devices is scaled down, their threshold voltage is shrunk instead of increased as for the contribution of the channel edge current to the total channel current as the channel width is reduced. Secondly, Titanium silicide process clarified that fluorine contamination caused by the gate sidewall etching inhibits the silicidation reaction and accelerates agglomeration. To overcome these problems, a novel Two-step Deposited silicide(TDS) process has been developed. The key point of this process is the deposition and subsequent removal of titanium before silicidation. Based on the research, It is found that novel STI structure by the SEM, in addition to thermally stable silicide process was achieved. We also obtained the decrease threshold voltage value of the channel edge. resulting in the better improvement of the narrow channel effect. low sheet resistance and stress, and high threshold voltage. Besides, sheet resistance and stress value, rms(root mean square) by AFM were observed. On the electrical characteristics, low leakage current and trap density at the Si/SiO$_2$were confirmed by the high threshold voltage sub 0.1${\mu}{\textrm}{m}$ gate oxide.

• 한국정보통신학회논문지
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• 제18권5호
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• pp.1116-1121
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• 2014

메쉬 구조는 대표적인 상호연결망 중 하나로, VLSI 회로 설계 같은 분야에서 많이 이용되고 있다. 이러한 메쉬 구조에서 지름과 고장허용도를 개선한 연결망으로 토러스와 하이퍼-토러스 연결망이 있다. 본 논문에서는 토러스 구조 T(4k,2l)와 하이퍼-토러스 네트워크 QT(m,n) 사이의 임베딩을 분석한다. 토러스 T(4k,2l)는 QT(m,n)에 연장율 5, 밀집율 4, 확장율 1에 임베딩 가능하고, QT(m,n)은 T(4k,2l)에 연장율 3, 밀집율 3, 확장율 1에 임베딩 가능함을 보인다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 학술대회지
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• pp.468-472
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• 2004

In this paper a VLSI design for the automatic magnetizing system has been presented. This is the design of a peripheral controller, which magnetizes CRTs and computers monitors and controls the automatic inspection system. We implemented a programmable peripheral interface(PPI) circuit of the control and protocol module for the magnetizer controller by using a O.8um CMOS SOG(Sea of Gate) technology of ETRI. Most of the PPI functions has been confirmed. In the conventional method, the propagation/ramp delay model was used to predict the delay of cells, but used to model on only a single cell. Later, a modified "apos;Linear delay predict model"apos; was suggested in the LODECAP(LOgic Design Capture) by adding some factors to the prior model. But this has not a full model on the delay chain. In this paper a new "apos;delay predict equationapos;" for the design of the timing control block in PPI system has been suggested. We have described the detail method on a design of delay chain block according to the extracted equation and applied this method to the timing control block design.

• 한국항행학회논문지
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• 제13권1호
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• pp.62-67
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• 2009

VLSI 설계를 위한 회로 시뮬레이션, 영상처리, 구조 공학, 항공역학 등 공학 분야에서 대형 선형시스템 방정식의 해를 구하기 위해 고성능 컴퓨터에 대한 요구가 증가되고 있다. 이런 요구를 충족하기 위해 많은 다양한 병렬처리시스템이 제안되고 제작되고 있다. 선형시스템의 특성에 따라 그 해를 구하기 위한 적절한 알고리즘이 필요하다. 선형시스템 방정식의 해를 구하기 위해 여러 가지 직접법, 반복법이 사용되고 있다. 본 연구에서는 대형 스파스 행렬 형태를 가진 선형시스템 방정식의 해를 구하기 위해 지능적인 병렬반복법을 제안하고 효율성을 시뮬레이션에 의해 증명하였다.

• 한국통신학회논문지
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• 제22권10호
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• pp.2123-2135
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• 1997

고집적 SRAM을 구성하고 있는 일반적인 메모리 셀을 이용하여 저항성 단락을 MOSFET의 게이트-소오스, 게이트-드레인, 소오스-드레인에 적용시키고, 각 단자에서 발생 가능한 개방 결함을 고려하여 그 영향에 따른 메모리의 자장노드의 전압과 VDD에서의 정전류를 PSPICE 프로그램으로 분석하였다. 해석 결과를 고려하여 메모리의 기능성과 신뢰성을 향상시키기 위해 기능 테스트와 IDDQ 테스트에 동시에 적용할 수 있는 O(N)의 복잡도를 갖는 테스트 알고리즘을 제안하였다. 테스트의 질과 효율을 좀 더 향상시키기 위해 메모리에서 발생되는 고장을 검출하는 BIST 회로와 정전류의 비정상적인 전류의 흐름을 발생시키는 결함을 검출하는 BICS를 설계하였다. 또한 구현한 BIST/BICS 회로는 고장 메모리의 수리를 위해 고장 및 결함의 위치를 검출할 수 있다.

• 전자공학회논문지SC
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• 제37권4호
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• pp.35-41
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• 2000

본 논문에서는 유한체 GF(2/sup m/)상에서 두 다항식의 승산 알고리즘을 제시하였다. 이 알고리즘은 반복적인 배열로 병렬 승산을 효과적으로 실현하며, 동일한 시간에 고속 동작을 실현한다. 제시된 승산기는 승산연산부와 mod연산부, 원시 기약다항식연산부로 구성하였다. 승산연산부는 멀티플렉서, X-OR게이트, AND게이트, MUX로 구성하였으며, mod연산부는 AND게이트, X-OR게이트로 구성하였다. 또한 본 논문에서 제시한 승산에는 효과적인 파이프형을 도입하였다. 도출된 모든 승산기는 고속 동작하며, 회로 복잡성이 감소한다. 셀들의 내부결선도는 VLSI 실현에 적합하도록 규칙적으로 구성되었다.

• ETRI Journal
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• 제22권1호
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• pp.20-29
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• 2000

In this paper, we present a design of video and audio single chip encoder/decoder for portable multimedia application. The single-chip called as video audio signal processor (VASP) consists of a video signal processing block and an audio single processing block. This chip has mixed hardware/software architecture to combine performance and flexibility. We designed the chip by partitioning between video and audio block. The video signal processing block was designed to implement hardware solution of pixel input/output, full pixel motion estimation, half pixel motion estimation, discrete cosine transform, quantization, run length coding, host interface, and 16 bits RISC type internal controller. The audio signal processing block is implemented with software solution using a 16 bits fixed point DSP. This chip contains 142,300 gates, 22 Kbits FIFO, 107 kbits SRAM, and 556 kbits ROM, and the chip size is $9.02mm{\times}9.06mm$ which is fabricated using 0.5 micron 3-layer metal CMOS technology.

• 대한전자공학회논문지
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• 제27권3호
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• pp.131-136
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• 1990

본 논문에서 게이트레벨 회로의 논리 최적화를 위한 논리적 redundancy조사를 가속화하는 새로운 방법을 제안한다. 게이트레벨 회로의 redundancy 조사문제는 테스트패턴 생성문제와 마찬가지로 유한상태 탐색문제로서, 그 실행시간이 탐색의 크기에 의존한다. 본 논문에서는 효율적인 탐색을 위해, '동적 head line'과 'mandatory 할당' 방법을 제안한다. 동적 head line은 redundancy조사과정에서 동적으로 변경되어, 탐색에서의 backtracking 수를 감소기키며, mandatory 할당은 불필요한 할당을 피할 수 있어 탐색의 크기를 줄인다. 특히 이들 방법은 기존의 테스트패턴 생성문제에서 사용한 방법과는 달리, 회로 최적화에 따른 회로의 변경에 영향을 받지 않고 사용된다. 또한, 이들 방법을 기존의 redundancy 조사시스템에 실현하여, 그 유효성을 보인다.

• 전자공학회논문지B
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• 제33B권1호
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• pp.79-86
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• 1996

본 논문은 가변길이코드의 encoding/decoding를 위한 간단하고도 메모리 측면에서 효율적인 구조를 제안한다. MPEG1 DCT계수를 encoding/decoding함으로써 구현한 본 구조에서 114개의 DCT계수를 메모리 매핑하는데 최소인 7비트의 어드레스가 할당되도록 하였고, 직렬-병렬 및 병렬-직렬 변환용 쉬프트 레지스터와 code mapping ROM을 결합시킨 구조로써 최소의 플립플롭 및 메모리를 사용하여 구현하였다. 속도측면에선 COMPASS tool(0.8${\mu}m$ CMOS technology standard cells)을 사용해서 시뮬레이션 해본 결과 encoding/decoding의 경우 모두 50Mbps의 동작속도를 얻을 수 있었다.

• 대한전자공학회논문지SD
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• 제37권9호
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• pp.78-85
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• 2000

본 논문에서는 고속 VLSI 회로 내의 전송선에서 발생하는 전달지연시간을 계산하는 해석적 모델을 제시하고 그 모델의 정확성을 실험적으로 검증한다. 새로 제시한 모델은 표피효과, 근접효과 그리고 실리콘 기판에 의한 전성선 파라미터 변화를 고려하기 때문에 이들 영향을 반영한 새로운 인터커넥트 회로모델에 대하여 시간지연 모델을 구현한다. 모델의 정확성을 검증하기 위해 코플레너(coplanar)와 마이크로 스트립구조가 결합한 패턴의 모델을 0.35${\mu}m$ CMOS 공정을 사용하여 제작하였다. 이들 테스트 패턴에 대한 실험적 검증을 통하여 모델이 약 10% 이내의 오차범위에서 정확하다는 것을 보인다.