• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.66-69
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• 2004

This work is the study of Voltage-Down Converter used as internal supply voltage having large current driving and stable voltage level at any variation of process, voltage, and temperature(P.V.T). It converts VDD(external supply voltage) into $V_{1NT}(internal\;supply\;voltage).$ From the simulation results, a new Voltage-Down Converter has large current driving and a little stand-by current under lower supply voltage than conventional circuit. And bad characteristic of VINT, peaking, was eliminated. Start-up circuit for BGR is also added to one circuit, which consumes less current dissipation than convention circuit

• 전자공학회논문지A
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• 제33A권3호
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• pp.187-195
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• 1996

This paper proposes two new dynamic CMOS logic styles, called ZMODL (zipper-MODL) and EZMODL (enhanced-ZMODL), which can reduce more area dnd propagation delya than conventional MODL (multiple output domino logic). The 32-bit CLAs(carry look-ahead adder) are designed by ZMODL, EZMODL circuits, and their operations are verified by SPICE 3 with 2$\mu$ double metal CMOS parameters. The results shwo that the CLA designed by EZMODL circuit has achived 32-bit additin time of less than 4.8NS with VDD=5.0V and 8% of transistors cn be redcued, compared to the CLA designed by MODL. The EZMODL logic style can improve the performance in the high-speed computing circuits depending on the degree of recurrence.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2006년도 하계종합학술대회
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• pp.661-662
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• 2006

This paper introduces a CMOS clock driver that shows a high efficiency of electric power (lower power consumption) with the supply of lower voltage(VDD), by taking advantage of charge recycling technology. Comparing with the existing structure, this driver showed the improved maximum efficiency of electric power; 72% and 68%, with the supplied voltage of 1.8v and 1.2v, respectively. Since the output waveform shows the tri-state operating region, utilization is expected in the digital integrated circuits.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.185-185
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• 2008

This paper describes the broadband SDC (Single-ended to Differential Converter) for Digital Video Broadcasting-Satellite $2^{nd}$ edition (DVB-S2) receiver tuner IC. It is fabricated by using $0.18{\mu}m$ CMOS process. In order to obtain high linearity and low phase mismatch, the broadband SDC (Single-ended to Differential Converter) is designed with current mirror structure and cross-coupled capacitor and current source binding differential structure at VDD. The simulation result of SDC shows IIP3 of 11.9 dBm and IIP2 of 38 dBm. It consumes 5mA current with 2.7V supply voltage.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 제38회 하계학술대회
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• pp.675-676
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• 2007

This Paper presents circuit improvement of 345kV Bus bar protection panel by using VDD (Voltage disturbance detection) relay with distinctive ability between human error in the field test and real facility faults. Therefore, We expect that this improvement of circuit helps decrease of blackout coming from human error. In order to guarantee electric power system reliability, consistent study of human error prevention in the event of field test is necessarily required

• 전기전자학회논문지
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• 제12권3호
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• pp.176-183
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• 2008

본 논문에서는 DTMOS(Dynamic Threshold voltage MOSFET) 스위칭 소자를 사용한 고 효율 전원 제어 장치 (PMIC)를 제안하였다. 높은 출력 전류에서 고 전력 효율을 얻기 위하여 PWM(Pulse Width Modulation) 제어 방식을 사용하여 PMIC를 구현하였으며, 낮은 온 저항을 갖는 DTMOS를 설계하여 도통 손실을 감소시켰다. 벅 컨버터(Buck converter) 제어 회로는 PWM 제어회로로 되어 있으며, 삼각파 발생기(Saw-tooth generator), 밴드갭기준 전압 회로(Band-gap reference circuit), 오차 증폭기(Error amplifier), 비교기(Comparator circuit)가 하나의 블록으로 구성되어 있다. 삼각파 발생기는 그라운드부터 전원 전압(Vdd:3.3V)까지 출력 진폭 범위를 갖는 1.2MHz 발진 주파수를 가지며, 비교기는 2단 연산 증폭기로 설계되었다. 그리고 오차 증폭기는 70dB의 DC gain과 $64^{\circ}$ 위상 여유를 갖도록 설계하였다. Voltage-mode PWM 제어 회로와 낮은 온 저항을 스위칭 소자로 사용하여 구현한 DC-DC converter는 100mA 출력 전류에서 95%의 효율을 구현하였으며, 1mA이하의 대기모드에서도 높은 효율을 구현하기 위하여 LDO를 설계하였다.

• 한국정보통신학회논문지
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• 제14권1호
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• pp.183-190
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• 2010

본 논문에서는 외부 프로그램 전압으로 프로그램 가능한 로직 공정 기반의 eFuse OTP 셀을 제안하였다. 기존의 eFuse OTP 메모리 셀은 eFuse의 양극 (anode)에 연결된 SL (Source Line)으로 SL 구동회로의 전압강하를 거치면서 프로그램 데이터가 공급된 반면, 새롭게 제안된 eFuse 셀은 NMOS 프로그램 트랜지스터의 게이트에 프로그램 데이터가 공급되고 eFuse의 양극에 3.8V의 외부 프로그램 전압 (FSOURCE)이 전압강하 없이 공급된다. 그리고 제안된 셀의 FSOURCE 전압은 읽기 모드에서 0V 또는 플로팅 상태를 유지한다. 한편 본 논문에서는 FSOURCE 핀의 전압이 플로팅 상태인 경우는 회로적으로 0V로 바이어싱 하는 클램프 회로를 제안하였고, 로직 전압인 VDD (=1.8V)와 FSOURCE전압 사이에 스위칭 해주는 VPP 스위칭 회로를 제안하였다. 동부하이텍 $0.15{\mu}m$ generic 공정으로 설계된 8비트 eFuse OTP IP의 레이아웃 면적은 $359.92{\times}90.98{\mu}m^2$이다.

• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.168-175
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• 2017

본 논문에서는 PMIC 칩에 사용되는 BCD 공정기반에서 5V NMOS 트랜지스터와 기억소자인 eFuse 링크로 구성된 저면적의 5V NMOS-Diode eFuse OTP 셀을 제안하였다. 그리고 eFuse OTP 메모리 IP가 넓은 동작전압 영역을 갖도록 하기 위해서 VREF 회로와 BL S/A 회로의 풀-업 부하 회로에 기존의 VDD 파워 대신 voltage regulation된 V2V ($=2.0V{\pm}10%$)의 전압을 사용하였다. 제안된 VREF 회로와 BL S/A회로를 사용하므로 eFuse OTP IP의 normal read 모드와 program-verify-read 모드에서 프로그램 된 eFuse 센싱 저항은 각각 $15.9k{\Omega}$, $32.9k{\Omega}$으로 모의실험 되었다. 그리고 eFuse OTP 셀에서 blowing되지 않은 eFuse를 통해 흐르는 읽기 전류를 $97.7{\mu}A$로 억제하였다. 그래서 eFuse OTP 셀의 unblown된 eFuse 링크가 unblown 상태를 그대로 유지되도록 하였다. 동부하이텍 130nm BCD 공정을 이용하여 설계된 1kb eFuse OTP 메모리 IP의 레이아웃 면적은 $168.39{\mu}m{\times}479.45{\mu}m(=0.08mm^2)$이다.

• 한국정보전자통신기술학회논문지
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• 제10권6호
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• pp.558-569
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• 2017

본 논문에서는 MCU 내장형 1.5V 단일전원 256Kb EEPROM IP는 배터리 응용을 위해 설계되었다. 기존의 body-potential 바이어싱 회로를 사용하는 cross-coupled VPP (Boosted Voltage) 전하펌프회로는 erase와 program 모드에서 빠져나올 때 5V cross-coupled PMOS 소자에 8.53V의 고전압이 걸리면서 junction breakdown이나 gate oxide breakdown에 의해 소자가 파괴될 수 있다. 그래서 본 논문에서는 cross-coupled 전하펌프회로의 출력 노드는 VDD로 프리차징시키는 동시에 펌핑 노드들을 각 펌핑 단의 입력전압으로 프리차징하므로 5V PMOS 소자에 5.5V 이상의 고전압이 걸리지 않도록 하므로 breakdown이 일어나는 것을 방지하였다. 한편 256Kb을 erase하거나 program하는 시간을 줄이기 위해 all erase, even program, odd program과 all program 모드를 지원하고 있다. 또한 cell disturb 테스트 시간을 줄이기 위해 cell disturb 테스트 모드를 이용하여 256Kb EEPROM 셀의 disturb를 한꺼번에 인가하므로 disturb 테스트 시간을 줄였다. 마지막으로 이 논문에서는 erase-verify-read 모드에서 40ns의 cycle 시간을 만족하기 위해 CG disable 시간이 빠른 CG 구동회로는 새롭게 제안되었다.

• 한국정보전자통신기술학회논문지
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• 제13권5호
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• pp.403-411
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• 2020

기존에 진성난수 생성기를 위한 베타선 센서 회로의 아날로그 회로와 비교기 회로에 사용되는 파워와 그라운드 라인은 서로 공유하므로 비교기 회로의 디지털 스위칭에 의해 발생되는 파워와 그라운드 라인에서의 전압강하가 CSA를 포함한 아날로그 회로의 출력 신호 전압이 감소하는 원인이었다. 그래서 본 논문에서는 디지털 스위칭 노이즈의 source인 비교기 회로에 사용되는 파워와 그라운드 라인을 아날로그 회로의 파워와 그라운드 라인과 분리하므로 CSA(Charge Sensitive Amplifier) 회로를 포함한 아날로그 회로의 출력신호전압이 감소되는 것을 줄였다. 그리고 VREF(=1.195V) 전압을 VREF_VCOM과 VREF_VTHR 전압으로 변환해주는 전압-전압 변환기 회로는 PMOS current mirror를 통해 IREF를 구동할 때 PMOS current mirror의 드레인 전압이 다른 경우 5.5V의 고전압 VDD에서 channel length modulation effect에 의해 각각의 current mirror를 통해 흐르는 구동 전류가 달라져서 VREF_VCOM과 VREF_VTHR 전압이 감소하는 문제가 있다. 그래서 본 논문에서는 전압-전압 변환기 회로의 PMOS current mirror에 PMOS 다이오드를 추가하므로 5.5V의 고전압에서 VREF_VCOM과 VREF_VTHR의 전압이 down되지 않도록 하였다.