• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.142-144
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• 2006

In this paper, the Ternary adder and multiplier are implemented by current-mode CMOS. First, we implement the ternary T-gate using current-mode CMOS which have an effective availability of integrated circuit design. Second, we implement the circuits to be realized 2-variable ternary addition table and multiplication table over finite fields GF(3) with the ternary T-gates. Finally, these operation circuits are simulated by Spice under $1.5{\mu}m$ CMOS standard technology, $1.5{\mu}m$ unit current, and 3.3V VDD voltage. The simulation results have shown the satisfying current characteristics. The ternary adder and multiplier implemented by current-mode CMOS are simple and regular for wire routing and possess the property of modularity with cell array.

• 대한전자공학회논문지SD
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• 제40권10호
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• pp.52-62
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• 2003

본 논문에서는 3치 논리 게이트, 3치 D 플립플롭과 3치 4-디지트 병렬 입력/출력 레지스터를 제안하였다. 3치 논리 게이트는 n 채널 패스 트랜지스터와 뉴런 MOS(νMOS) 임계 인버터로 구성된다. 3치 논리 게이트들은 다양한 임계 전압을 갖는 다운 리터럴 회로를 사용하였고 전송함수를 바탕으로 설계되었다. 뉴런 MOS 트랜지스터는 다치 논리 구현에 가장 적합한 게이트이고 다양한 레벨의 입력 신호를 갖는다. 3치 D 플립 플롭과 3치 레지스터는 3치 데이터를 임시로 저장할 수 있는 저장 장치로 사용할 수 있다. 본 논문에서는 3.3V의 전원 전압을 사용하였고 0.35um 공정 파라미터를 이용하여 모의 실험을 통해 그 결과를 HSPICE로 검증하였다.

• 한국전자통신학회논문지
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• 제12권6호
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• pp.1027-1034
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• 2017

본 논문은 양자게이트의 모든 제어 동작점에서 양자들의 확률진폭, 확률, 평균 기댓값 및 정상상태 단위행렬의 행렬요소 등을 수학적 투사로 측정할 수 있는 새로운 함수 임베딩 방법을 제안하였다. 본 논문의 함수 임베딩 방법은 디랙 기호와 크로네커델타 기호를 사용해 각 제어 동작점에 대한 확률진폭의 직교 정규화조건을 2진 스칼라 연산자에 임베딩 한 것이다. 이와 같은 함수 임베딩 방법은 양자게이트 함수를 단일양자들의 텐서 곱으로 표현하는 유니터리 변환에서 유니터리 게이트의 산술 멱함수 제어에 매우 효과적 수단임을 밝혔다. Ternary 2-qutrit cNOT 게이트에 본 논문이 제안한 함수 임베딩 방법을 적용했을 때의 진화연산과 투사측정 결과를 제시하고, 기존의 방법들과 비교 검토하였다.

• 센서학회지
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• 제33권3호
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• pp.134-138
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• 2024

In this study, we propose a ternary D flip-flop using tristate ternary inverters for an energy-efficient ternary circuit design of sequential logic. The tristate ternary inverter is designed by adding the functionality of the transmission gate to a standard ternary inverter without an additional transistor. The proposed flip-flop uses 18.18% fewer transistors than conventional flip-flops do. To verify the advancement of the proposed circuit, we conducted an HSPICE simulation with CMOS 28 nm technology and 0.9 V supply voltage. The simulation results demonstrate that the proposed flip-flop is better than the conventional flip-flop in terms of energy efficiency. The power consumption and worst delay are improved by 11.34% and 28.22%, respectively. The power-delay product improved by 36.35%. The above simulation results show that the proposed design can expand the Pareto frontier of a ternary flip-flop in terms of energy consumption. We expect that the proposed ternary flip-flop will contribute to the development of energy-efficient sensor systems, such as ternary successive approximation register analog-to-digital converters.

• 한국전자통신학회논문지
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• 제12권1호
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• pp.189-194
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• 2017

양자논리회로의 가역성은 정보 가역적 및 에너지 가역적 회로라는 두 가지 가역 조건을 만족할 때 실현될 수 있다. 본 논문은 다치 양자논리 회로에서 원래상태로의 정보가역성 회복에 필요한 연산 사이클을 모델링하였다. 모델링을 위해 유니터리 스위치를 산술 멱승 스위치로 사용하는 함수 임베딩 방법을 사용하였다. 양자논리회로에서 수반게이트 쌍이 대칭이면 유니터리 스위치함수가 균형함수 특성을 보임으로써 원래상태의 정보 가역성 회복에 1 사이클 연산이 소요되었다. 반대로 비대칭 구조이면 상수 함수에 의해 2 사이클 연산이 소요되었다. 본 논문은 ternary M-S 게이트로 hybrid MCT 게이트를 실현할 경우의 비대칭 구조에 따른 2 사이클 복원 문제는 비대칭 구조의 수반게이트들을 대칭구조의 수반게이트로 등가 변환하여 해결할 수 있음을 밝혔다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.347-350
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• 2000

We present the design of ternary flip-flop which is based on ternary logic so as to process ternary data. These flip-flops are fabricated with ternary voltage mode NOR, NAND, INVERTER gates. These logic gate circuits are designed using CMOS and obtained the characteristics of a lower voltage, a lower power consumption as compared to other gates. These circuits have been simulated with the electrical parameters of a standard 0.25 micron CMOS technology and 2.5 volts supply voltage. The Architecture of proposed ternary flip-flop is highly modular and well suited for VLSI implementation, only using ternary gates.

• 전기전자학회논문지
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• 제8권1호
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• pp.47-53
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• 2004

본 논문에서는 3치 논리 게이트를 바탕으로 하는 3치 데이터 처리를 위한 3치 flip-flop을 설계하였다. 제안한 flip-flop들은 3치 전압 모드 NMAX, NMIN, INVERTER 게이트를 사용하여 설계하였다. 또한 CMOS 기술을 사용하였고 다른 게이트들 보다 낮은 공급 전압과 낮은 전력소모 특성을 포함하고 있다. 제안한 회로는 0.35um 표준 CMOS 공정에서 설계되었고 3.3v의 공급 전압원을 사용하였다. 제안된 3치 flip-flop 구조는 3치 논리 게이트를 사용하여 VLSI 구현에 적합하고 높은 모듈성의 장점을 갖고 있다.

• 센서학회지
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• 제33권3호
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• pp.147-151
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• 2024

The importance of Wireless Sensor Networks is becoming more evident owing to their practical applications in various areas. However, the energy problem remains a critical barrier to the progress of WSNs. By reducing the energy consumed by the sensor nodes that constitute WSNs, the performance and lifespan of WSNs will be enhanced. In this study, we introduce an energy-efficient ternary modulator that employs multi-threshold CMOS for logic conversion. We optimized the design with a low-power ternary gate structure based on a pass transistor using the MTCMOS process. Our design uses 71.69% fewer transistors compared to the previous design. To demonstrate the improvements in our design, we conducted the HSPICE simulation using a CMOS 180 nm process with a 1.8V supply voltage. The simulation results show that the proposed ternary modulator is more energy-efficient than the previous modulator. Power-delay product, a benchmark for energy efficiency, is reduced by 97.19%. Furthermore, corner simulations demonstrate that our modulator is stable against PVT variations.

• 정보과학회지
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• 제3권1호
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• pp.18-30
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• 1985

三値논리는 同一의 情報量을 表現하는데 二値에 비하여 적은수의 記號로 써 達成할 수 있고 演算速度가 빠르다는 특징을 갖고 있다. 그러나 현재로서는 回路素子가 三値論理에 適合한 것이 나와 있지 않고 二値論理만큼 工學的인 接近 이 이루어져 있지 않은 상태이지만 보다 고 속의 情報處理裝置를 構成하기 위해 서 이 分野의 硏究는 價値있는 일이라 하겠다. 三値論理에 對해서는 Post(1),, M hldorf(2) 이래 많은 硏究가 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권1호
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• pp.91-105
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• 2016

Carbon Nanotube Field-Effect Transistors (CNTFETs) have been studied as candidates for post Si CMOS owing to the better electrostatic control and high mobility. To enhance the immunity against short - channel effects (SCEs), the novel channel and gate engineered architectures have been proposed to improve CNTFETs performance. This work presents a comprehensive study of the influence of channel and gate engineering on the CNTFET switching, high frequency and circuit level performance of carbon nanotube field-effect transistors (CNTFETs). At device level, the effects of channel and gate engineering on the switching and high frequency characteristics for CNTFET have been theoretically investigated by using a quantum kinetic model. This model is based on two-dimensional non-equilibrium Green's functions (NEGF) solved self - consistently with Poisson's equations. It is revealed that hetero - material - gate and lightly doped drain and source CNTFET (HMG - LDDS - CNTFET) structure can significantly reduce leakage current, enhance control ability of the gate on channel, improve the switching speed, and is more suitable for use in low power, high frequency circuits. At circuit level, using the HSPICE with look - up table(LUT) based Verilog - A models, the impact of the channel and gate engineering on basic digital circuits (inverter, static random access memory cell) have been investigated systematically. The performance parameters of circuits have been calculated and the optimum metal gate workfunction combinations of ${\Phi}_{M1}/{\Phi}_{M2}$ have been concluded in terms of power consumption, average delay, stability, energy consumption and power - delay product (PDP). In addition, we discuss and compare the CNTFET-based circuit designs of various logic gates, including ternary and binary logic. Simulation results indicate that LDDS - HMG - CNTFET circuits with ternary logic gate design have significantly better performance in comparison with other structures.