• 한국전자파학회논문지
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• 제11권3호
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• pp.329-336
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• 2000

SLC에 관련된 중요한 문제는 서로 다른 방향에서의 간섭이 증가할수록 SLC의 성능이 저하된다는 것이다. 일반적으로 적응 배열 안테나를 이용하는 SLC에서는 보조소자의 수에 따라 제거할 수 있는 간섭이 제한되어 DOF를 증가시키기 위해서는 보조소자의 수를 늘려야 한다. 그러나 하나의 소자로도 tapped delay line을 이용하 여 다중 간섭을 제거할 수 있다. 그러므로 적응 배열 안테나를 거친 출력을 다시 tapped delay line을 가진 적응 필터를 통과시키는 spatia-temporal 구조를 제안하고 이 구조는 적응 배열 안테나의 소자 수를 증가시키지 않고 보다 빠른 수렴속도와 DOF의 증가를 얻을 수 있다.

• 방송공학회논문지
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• 제12권1호
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• pp.28-40
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• 2007

본 논문에서는 기존에 제안된 잔향 알고리즘 구조에서 문제점으로 대두된 잔향특성을 개선한 새로운 알고리즘 구조를 제안하였다. 제안된 알고리즘 구조는 초기 잔향을 위하여 탭 지연라인을 사용하여 초기반사음을 충분히 구현하였고, 후기 반사음과 잔향을 위해 nested allpass delay line을 이용하여 잔향 밀도를 높이도록 제안하였다. 실내음향의 파라메터를 추출하여 각 지연 라인의 지연 시간을 설정 및 조절하여 가장 좋은 잔향 효과를 갖도록 계수 값들을 설정하였으며, 제안한 알고리즘을 일반 범용 신호처리기를 이용하여 구현 및 실험 고찰을 통해 기존에 제시된 모델에서의 임펄스성음에 대한 비선형적인 거친 응답과 급격한 음색변화가 감소하여, 고르고 평탄한 잔향 밀도가 향상되어 잔향특성이 개선됨을 관찰하였다.

• 전자공학회논문지
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• 제51권9호
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• pp.182-189
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• 2014

탭 딜레이(tapped delay) 방식은 field-programmable gate arrary(FPGA) 내부 리소스를 이용한 설계에 적합하여 FPGA기반 시간-디지털 변환기(time-to-digital converter)로 널리 사용되고 있다. 그런데 이 방식의 시간-디지털 변환기에서는 지연 소자로 사용하는 전용 캐리체인(dedicated carry chain)의 탭 당 지연시간 차이가 정밀도 저하의 가장 큰 원인이 되고 있다. 본 논문에서는 일반적인 구형파 대신 고정된 시간 폭을 가지는 펄스신호를 지연 소자로 인가하고 상승과 하강 엣지에서 두 번의 시간 측정을 통해 전용 캐리체인내 지연시간의 불균일성을 보상하고 정밀도를 향상하는 시간-디지털 변환기 구조를 제안한다. 제안한 구조는 두 번의 시간 측정을 위해 2개 구역의 전용 캐리체인을 필요로 한다. Dual 엣지 보상 전 두 전용 캐리체인에서 탭 당 지연시간의 평균은 각각 17.3 ps, 16.7 ps에서 보상 후 평균은 11.2 ps, 10.1 ps으로 감소하여 각각 35%, 39% 이상 향상되었다. 가장 중요한 탭 당 최대지연 시간은 41.4 ps, 42.1 ps에서 20.1 ps, 20.8 ps 로 50% 이상 감소하였다.

• International Journal of Internet, Broadcasting and Communication
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• 제4권1호
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• pp.18-22
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• 2012

In this paper, we propose an equivalent Wiener-Hopf equation. The proposed algorithm can obtain the weight vector of a TDL(tapped-delay-line) filter and the error simultaneously if the inputs are orthogonal to each other. The equivalent Wiener-Hopf equation was analyzed theoretically based on the MMSE(minimum mean square error) method. The results present that the proposed algorithm is equivalent to original Wiener-Hopf equation. In conclusion, our method can find the coefficient of the TDL (tapped-delay-line) filter where a lattice filter is used, and also when the process of Gram-Schmidt orthogonalization is used. Furthermore, a new cost function is suggested which may facilitate research in the adaptive signal processing area.

• Nuclear Engineering and Technology
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• 제55권2호
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• pp.484-492
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• 2023

Time-to-digital converters (TDCs) based on the tapped delay line (TDL) architecture have been widely used in various applications requiring a precise time measurement. However, the poor uniformity of the propagation delays in the TDL implemented on FPGA leads to bubble error and large nonlinearity of the TDC. The purpose of this study was to develop an advanced TDC architecture capable of minimizing the bubble errors and improving the linearity. To remove the bubble errors, the decimated delay line (DDL) architecture was implemented on the UltraScale + FPGA; meanwhile, to improve the linearity of the TDC, a histogram uniformization (HU) and multi-chain TDL (MCT) methods were developed and implemented on the FPGA. The integral nonlinearities (INLs) and differential nonlinearities (DNLs) of the plain TDCs with the 'HU method' (HU TDC) and with 'both HU and MCT methods' (HU-MCT TDC) were measured and compared to those of the TDC with 'DDL alone' (plain TDC). The linearity of HU-MCT TDC were superior to those of the plain TDC and HU TDC. The experiment results indicated that HU-MCT TDC developed in this study was useful for improving the linearity of the TDC, which allowed for high timing resolution to be achieved.

• 전자공학회논문지
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• 제51권8호
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• pp.156-164
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• 2014

Field programmable gate array 기반 시간-디지털 변환기(Time to Digital Converter)로 가장 널리 사용되는 딜레이 라인(tapped delay line) 방식은 딜레이 라인의 길이가 길어지면 정확도가 떨어지는 단점이 있다. 이에 본 논문에서는 동일한 시간 해상도를 가지면서 딜레이 라인의 길이를 줄일 수 있도록 4 위상 클럭을 사용하고 이중 상태 판별 제어부를 가지는 시간-디지털 변환기 구조를 제안한다. 4 위상 클럭 별로 딜레이 라인 구성 시 발생하는 라인 간 딜레이 오차를 줄이기 위해 입력신호와 가장 가까운 클럭과의 시간 차이만 하나의 딜레이 라인으로 측정하고 어떤 위상 클럭이 사용되었는지를 판별하는 구조를 가졌다. 또한 싱크로나이저 대신 이중 상태 측정 state machine을 이용하여 메타스태이블을 판별함으로써, 싱크로나이저로 인한 딜레이 라인의 증가를 억제하였다. 제안한 시간-디지털 변환기(TDC)의 성능 측정 결과 1 ms의 측정 시간 범위에 대해 평균 분해능 22 ps, 최대 표준편차 90 ps을 가지며 비선형성은 25 ps였다.

• Journal of information and communication convergence engineering
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• 제9권5호
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• pp.500-504
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• 2011

In this paper, we propose an equivalent Wiener-Hopf equation. The proposed algorithm can obtain the weight vector of a TDL(tapped-delay-line) filter and the error simultaneously if the inputs are orthogonal to each other. The equivalent Wiener-Hopf equation was analyzed theoretically based on the MMSE(minimum mean square error) method. The results present that the proposed algorithm is equivalent to original Wiener-Hopf equation. The new algorithm was applied into the identification of an unknown system for evaluating the performance of the proposed method. We compared the Wiener-Hopf solution with the equivalent Wiener-Hopf solution. The simulation results were similar to those obtained in the theoretical analysis. In conclusion, our method can find the coefficient of the TDL (tapped-delay-line) filter where a lattice filter is used, and also when the process of Gram-Schmidt orthogonalization is used. Furthermore, a new cost function is suggested which may facilitate research in the adaptive signal processing area.

• 대한전자공학회논문지
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• 제26권3호
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• pp.160-166
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• 1989

공간영역 예측기의 계수를 계산하기 위한 적응 알고리듬이 제안되었다. 제안된 방법은 LMS 알고리듬을 사용하여 TDL(tapped-delay-line)과 ESC(escalator) 구조를 갖는 공간영역 예측기의 계수를 계산한다. 기종존의 일반적인 예측기와 다른점은 순방향과 역방향 예측 오차의 평균 자승값의 합을 최소화하며 예측기의 계수를 계산함으로 향상된 선형예측 공간 스펙트럼을 얻을 수 있다. 제안된 방법을 선형으로 배열된 센서에 의하여 얻어진 협대역신호의 입사각 추정문제에 적용시켜 기존의 적응예측 알고리듬과 컴퓨터 시뮬레이션을 통하여 성능을 비교하였다.

• 한국인터넷방송통신학회논문지
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• 제11권4호
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• pp.245-249
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• 2011

본 논문에서 등가의 Wiener-Hopf 공식을 제안한다. 제안된 알고리듬은 입력신호들이 직교하는 경우 TDL 필터의 가중치 벡터와 오차를 동시에 가질 수 있게 된다. 등가의 Wiener-Hopf 방정식은 최소 평균 자승 오차 방식에 근여 이론적으로 분석이 되었다. 제안된 알고리듬의 성능 결과는 원래 Wiener-Hopf 방정식의 성능과 동일함을 확인할 수 있다. 결론적으로 제안된 방식은 격자 필터가 적용되는 경우 TDL 필터 계수를 가지게 된다. 게다가 새로운 비용함수가 제안되어 더욱 우수한 적응신호처리 분야에서의 발전을 보일 것으로 기대된다.

• 한국산업정보학회논문지
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• 제20권1호
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• pp.1-7
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• 2015

In this paper, a 12-bit high resolution, power and area efficiency hybrid digital pulse width modulator (DPWM) with process and temperature (PT) calibration has been proposed for digital controlled DC-DC converters. The hybrid structure of DPWM combines a 6-bit differential tapped delay line ring-mux digital-to-time converter (DTC) schema and a 6-bit counter-comparator DTC schema, resulting in a power and area saving solution. Furthermore, since the 6-bit differential delay line ring oscillator serves as the clock to the high 6-bit counter-comparator DTC, a high frequency clock is eliminated, and the power is significantly saved. In order to have a simple delay cell and flexible delay time controllability, a voltage controlled inverter is adopted to build the deferential delay cell, which allows fine-tuning of the delay time. The PT calibration circuit is composed of process and temperature monitors, two 2-bit flash ADCs and a lookup table. The monitor circuits sense the PT (Process and Temperature) variations, and the flash ADC converts the data into a digital code. The complete circuits design has been verified under different corners of CMOS 0.18um process technology node.