• 대한전자공학회논문지SD
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• 제48권8호
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• pp.18-24
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• 2011

칩의 적층 기술이 적용된 TSV기반 3D IC로 진화함에 따라 새로운 문제점이 발생하게 되었다. Bonding 이후 다이간 TSV가 제대로 연결되었는지 테스트하지만 Redundnacy TSV에 대해서는 테스트하지 않는다. 그러나 더 높은 수율을 얻기 위해서는 redundancy TSV에 대한 연결 테스트를 수행해야 한다. redundancy TSV의 연결을 테스트하고 진단하여 고장 있는 TSV를 대체함으로써 더 높은 수율을 얻을 수 있다. 본 논문에서는 TSV기반 3D IC에서 다이간의 TSV 연결 테스트뿐 아니라 redundancy TSV 테스트를 위한 래퍼셀을 제안하고자 한다. 제안하는 래퍼셀은 하드웨어로 설계하였을 시 기존의 테스트패턴을 그대로 사용할 수 있고, 소프트웨어 설계 시에는 면적을 최소화할 수 있다.

• 마이크로전자및패키징학회지
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• 제28권4호
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• pp.97-101
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• 2021

본 연구에서는 실험 설계법을 통해 인터포저에서 Through Silicon Via (TSV) 및 Redistributed Layer (RDL)의 구조적 변형에 따른 삽입 손실 특성 변화를 확인하였다. 이때 3-요인으로 TSV depth, TSV diameter, RDL width를 선정하여, 구조적 변형을 일으켰을 때 400 MHz~20 GHz에서의 삽입 손실을 EM (Electromagnetic) tool Ansys HFSS(High Frequency Simulation Software)를 통해 확인하였다. 반응 표면법을 고려하였다. 그 결과 주파수가 높아질수록 RDL width의 영향이 감소하고 TSV depth와 TSV diameter의 영향이 증가하는 것을 확인했다. 또한 분석 범위 내에서 RDL width를 증가시키면서 TSV depth를 감소시키고 TSV diameter를 약 10.7 ㎛ 고정하는 것이 삽입 손실을 가장 최적화 시키는 결과가 관찰되었다.

• 전자공학회논문지
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• 제53권7호
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• pp.131-137
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• 2016

본 논문에서는 기존의 2D IC의 성능을 개선하고 3D IC의 집적도와 전기적인 특성을 개선하기 위한 목적으로 연구되고 있는 TSV (Through Silicon Via)의 임피던스를 해석하였다. 향후 Full-chip 3D IC 시스템 설계에서 TSV는 매우 중요한 기술이며, 높은 집적도와 광대역폭 시스템 설계를 위해서 TSV에 대한 전기적인 특성에 관한 연구가 매우 중요하다. 따라서 본 연구에서는 Full-chip 3D IC를 설계하기 위한 목적으로 다중 TSV-to-TSV에서 거리와 주파수에 따른 TSV의 임피던스 영향을 해석하였다. 또한 이 연구 결과는 Full-chip 3D IC를 제조하기 위한 반도체 공정과 설계 툴에 적용할 수 있다.

• 전자공학회논문지
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• 제50권1호
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• pp.131-136
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• 2013

칩 적층기술의 발달로 TSV(Through Silicon Via) 기반 3D IC가 개발되었다. 3D IC의 높은 신뢰성과 수율을 얻기 위해서는 pre-bond 와 post-bond 수준에서 다양한 TSV 테스트가 필수적이다. 본 논문에서는 pre-bond 다이의 TSV 연결부에서 발생하는 미세한 고장과 post-bond 적층된 3D IC의 TSV 연결선에서 발생하는 다양한 고장을 테스트할 수 있는 설계기술을 소개한다. IEEE 1500 표준 기반의 래퍼셀을 보완하여 TSV 기반 3D IC pre-bond 및 post-bond의 at speed test를 통하여 known-good-die와 무결점의 3D IC를 제작하고자 한다.

• 마이크로전자및패키징학회지
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• 제21권3호
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• pp.63-66
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• 2014

본 연구에서는 3차원 적층 집적회로 구조에서 Cu TSV를 활용한 열관리 가능성에 대해 살펴보았다. Cu TSV가 있는 실리콘 웨이퍼와 일반 실리콘 웨이퍼 후면부를 점열원을 이용하여 가열한 후 전면부의 온도 변화를 적외선 현미경을 이용하여 관찰하였다. 일반 실리콘 웨이퍼의 경우 두께가 얇아지면서 국부적인 고온영역이 관찰됨으로서 적층 구조에서 층간 열문제의 가능성을 확인할 수 있었다. TSV 웨이퍼의 경우 일반 실리콘 웨이퍼보다 넓은 영역의 고온 분포를 나타내었으며, 이는 Cu TSV를 통한 우선적인 열전달로 인한 것으로 적층 구조에서 Cu TSV를 이용한 효과적인 열관리의 가능성을 나타낸다.

• 마이크로전자및패키징학회지
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• 제20권3호
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• pp.1-6
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• 2013

TSV는 그동안 3D IC 적층을 하는데 핵심 기술로 많이 연구되어 왔고, RC delay를 줄여 소자의 성능을 향상시키고, 전체 시스템 사이즈를 줄일 수 있는 기술로 각광을 받아왔다. 최근에는 TSV를 전기적 연결이 아닌 소자의 열관리를 위한 구조로 연구되고 있다. TSV를 이용한 liquid cooling 시스템 개발은 TSV 제조, TSV 디자인 (aspect ratio, size, distribution), 배선 밀도, microchannel 제조, sealing, 그리고 micropump 제조까지 풀어야 할 과제가 아직 많이 남아있다. 그러나 TSV를 이용한 liquid cooling 시스템은 열관리뿐 아니라 신호 대기시간(latency), 대역폭(bandwidth), 전력 소비(power consumption), 등에 크게 영향을 미치기 때문에 3D IC 적층 기술의 장점을 최대로 이용한 차세대 cooling 시스템으로 지속적인 개발이 필요하다.

• Korean Chemical Engineering Research
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• 제54권6호
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• pp.723-733
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• 2016

반도체 배선 미세화에 의한 한계를 극복하기 위해 실리콘 관통 비아(through silicon via, TSV)를 사용한 소자의 3차원 적층에 대한 연구가 진행되고 있다. TSV 내부는 전해도금을 통해 구리로 채우며, 소자의 신뢰성을 확보하기 위해 결함 없는 TSV의 채움이 요구된다. TSV 입구와 벽면에서는 구리 전착을 억제하고, TSV 바닥에서 선택적으로 구리 전착을 유도하는 바닥 차오름을 통해 무결함 채움이 가능하다. 전해 도금액에 포함되는 유기 첨가제는 TSV 위치에 따라 국부적으로 구리 전착 속도를 결정하여 무결함 채움을 가능하게 한다. TSV의 채움 메커니즘은 첨가제의 거동에 기반하여 규명되므로 첨가제의 특성을 이해하는 연구가 선행되어야 한다. 본 총설에서는 첨가제의 작용기작을 바탕으로 하는 다양한 채움 메커니즘, TSV 채움 효율을 개선하기 위한 평탄제의 개발과 3-첨가제 시스템에서의 연구, 첨가제 작용기와 도금 방법의 수정을 통한 채움 특성의 향상에 관한 연구를 소개한다.

• 마이크로전자및패키징학회지
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• 제17권1호
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• pp.69-73
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• 2010

Through-silicon-via (TSV)를 포함하고 있는 3차원 적층 반도체 패키지에서 구조적 변수에 따른 열응력의 변화를 살펴보기 위하여 유한요소해석을 수행하였다. 이를 통하여 TSV를 포함하고 있는 3차원 적층 반도체 패키지에서 웨이퍼 간 접합부의 지름, TSV 지름, TSV 높이, pitch 변화에 따른 열응력의 변화를 예측하였다. 최대 von Mises 응력은 TSV의 가장 위 부분과 Cu 접합부, Si, underfill 계면에서 나타났다. TSV 지름이 증가할 때, TSV의 가장 위 부분에서의 von Mises 응력은 증가하였다. Cu 접합부 지름이 증가할 때, Si과 Si 사이의 Cu 접합부가 Si, underfill과 만나는 부분에서 von Mises 응력이 증가하였다. Pitch가 증가할 때에도, Si과 Si 사이의 Cu 접합부가 Si, underfill과 만나는 부분에서 von Mises 응력이 증가하였다. 한편, TSV 높이는 von Mises 응력에 크게 영향을 미치지 못하였다. 따라서 TSV 지름이 작을수록, 그리고 pitch가 작을수록 기계적 신뢰성은 향상되는 것으로 판단된다.

• Journal of Welding and Joining
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• 제32권3호
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• pp.19-26
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• 2014

Through Silicon Via (TSV) technology is the shortest interconnection technology which is compared with conventional wire bonding interconnection technology. Recently, this technology has been also noticed for the miniaturization of electronic devices, multi-functional and high performance. The short interconnection length of TSV achieve can implement a high density and power efficiency. Among the TSV technology, TSV filling process is important technology because the cost of TSV technology is depended on the filling process time and reliability. Various filling methods have been developed like as Cu electroplating method, molten solder insert method and Ti/W deposition method. In this paper, various TSV filling methods were introduced and each filling materials were discussed.

• 전기학회논문지
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• 제64권4호
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• pp.592-597
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• 2015

3D-IC is a novel semiconductor packaging technique stacking dies to improve the performance as well as the overall size. TSV is ideal for 3D-IC because it is convenient for stacking and excellent in electrical characteristics. However, due to high-density and micro-size of TSVs, they should be tested with a non-invasive manner. Thus, we introduce a TSV test method on test prober without a direct contact in this paper. A capacitive coupling effect between a probe tip and TSV is used to discriminate small TSV faults like voids and pin-holes. Through EM simulation, we can verify the size of eye-patterns with various frequencies is good for TSV test tools and non-contact test will be promising.