• 한국진공학회:학술대회논문집
• /
• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
• /
• pp.108.1-108.1
• /
• 2014

제품의 고성능 사양을 위해 초미소 크기(Nano Size)의 구조를 갖는 제품들이 일상에서 자주 등장한다. 대표 제품은 주변에서 쉽게 접할 수 있는 전자제품의 반도체 칩이다. 반도체 칩 소자 구조는 크기를 줄이는 것 외에도 적층을 통해 소자의 집적도를 높이는 방향으로 진화를 하고 있다. 복잡한 구조로 인해 발생되는 여러 반도체 결함 중에 TSV 결함은 현재 진화하는 반도체 칩의 구조를 대변하는 대표 결함이다. 이 결함을 효율적으로 검출하고 다루기 위해서는 초미소 크기(Nano Size)의 결함을 비파괴적인 방법으로 가시화하고 분석하는 장비가 필요하다. X-ray 시스템은 이러한 요구를 해결하는 훌룡한 한 방법이다. 이 논문에서는 X-ray 시스템의 구성 및 위의 TSV 결함을 검출하고 분석하기 위한 시스템의 특징에 대해 설명을 한다. X-ray 시스템은 크게 X선을 발생시키는 X선튜브와 대상 물체를 투과한 X선을 영상화하는 디텍터, 대상물체의 영상화를 위해 물체를 적절하게 구동시키는 이동장치로 구성되어 있다. 초미소크기(Nano Size)의 결함 검출을 위해서는 X선 튜브, 디텍터, 이동장치에 요구되는 사양의 복잡도, 정밀도는 이러한 시스템의 개발을 어렵게 만든다. 이 논문에서는 이러한 시스템을 개발 시에 시스템 핵심 요소의 특징을 분석한다.

• 한국표면공학회:학술대회논문집
• /
• 한국표면공학회 2018년도 춘계학술대회 논문집
• /
• pp.80-80
• /
• 2018

실리콘 관통전극 (Through Silicon Via, TSV)는 메모리 칩을 적층하여 고밀도의 집적회로를 구현하는 기술로, 기존의 와이어 본딩 (Wire bonding) 기술보다 낮은 소비전력과 빠른 속도가 특징인 3차원 집적기술 중 하나이다. TSV는 일반적으로 도금 공정을 통하여 충전되는데, 고종횡비의 TSV에 결함 없이 구리를 충전하기 위해서 3종의 유기첨가제(억제제, 가속제, 평탄제)가 도금액에 첨가되어야 한다. 이러한 첨가제 중 결함 발생유무에 가장 큰 영향을 주는 첨가제는 평탄제이기 때문에, 본 연구에서는 이미다졸(imidazole) 계열, 이민(imine) 계열, 디아조늄(diazonium) 계열 및 피롤리돈(pyrrolidone) 계열과 같은 평탄제(leveler)의 작용기에 따라 TSV 충전 성능을 조사하였다. TSV 충전 시 관능기의 거동을 규명하기 위해 QCM (quartz crystal microbalance) 및 EQCM (electrochemical QCM)을 사용하여 흡착 정도를 측정하였다. 실험 결과, 디아조늄 계열의 평탄제는 TSV를 결함 없이 충전하였지만 다른 작용기를 갖는 평탄제는 TSV 내 결함이 발생하였다. QCM 분석에서 디아조늄 계열의 평탄제는 낮은 흡착률을 보이지만 EQCM 분석에서는 높은 흡착률을 나타내었다. 즉, 디아조늄 계열의 평탄제는 전기 도금 동안 전류밀도가 집중되는 TSV의 상부 모서리에서 국부적인 흡착을 선호하며 이로 인하여 무결함 충전이 달성된다고 추론할 수 있다.

• Korean Chemical Engineering Research
• /
• 제54권6호
• /
• pp.723-733
• /
• 2016

반도체 배선 미세화에 의한 한계를 극복하기 위해 실리콘 관통 비아(through silicon via, TSV)를 사용한 소자의 3차원 적층에 대한 연구가 진행되고 있다. TSV 내부는 전해도금을 통해 구리로 채우며, 소자의 신뢰성을 확보하기 위해 결함 없는 TSV의 채움이 요구된다. TSV 입구와 벽면에서는 구리 전착을 억제하고, TSV 바닥에서 선택적으로 구리 전착을 유도하는 바닥 차오름을 통해 무결함 채움이 가능하다. 전해 도금액에 포함되는 유기 첨가제는 TSV 위치에 따라 국부적으로 구리 전착 속도를 결정하여 무결함 채움을 가능하게 한다. TSV의 채움 메커니즘은 첨가제의 거동에 기반하여 규명되므로 첨가제의 특성을 이해하는 연구가 선행되어야 한다. 본 총설에서는 첨가제의 작용기작을 바탕으로 하는 다양한 채움 메커니즘, TSV 채움 효율을 개선하기 위한 평탄제의 개발과 3-첨가제 시스템에서의 연구, 첨가제 작용기와 도금 방법의 수정을 통한 채움 특성의 향상에 관한 연구를 소개한다.

• 한국표면공학회:학술대회논문집
• /
• 한국표면공학회 2015년도 추계학술대회 논문집
• /
• pp.343-343
• /
• 2015

고종횡비의 실리콘 관통전극(TSV)은 반도체 3차원 적층을 실현하기 위한 핵심적인 기술이다. TSV의 충전은 주로 전해도금을 이용하는데 무결함 충전을 위해서 도금액에 몇 가지 첨가제(억제제, 가속제, 평탄제)가 포함된다. 본 연구에서는 첨가제 유무 따른 비아 충전 양상 및 무결함 충전에 대한 연구를 진행하였다. 비아 충전 공정을 위해서 직경 10 um, 깊이 50 um의 TSV가 패터닝된 웨이퍼를 준비하였으며 도금 후 단면을 관찰하여 도금의 양상을 비교하였다. 도금액에 첨가제가 포함되지 않는 조건, 억제제와 가속제만 포함된 조건, 세 가지 첨가제가 모두 포함된 조건으로 비아 충전을 실행하였으며 최종적으로 무결함 충전이 되는 첨가제 조건을 찾을 수 있었다.

• 전기학회논문지
• /
• 제63권12호
• /
• pp.1710-1715
• /
• 2014

In this paper, we propose a novel on-chip test logic for TSV fault detection in 3-dimensional integrated circuits. The proposed logic called OTT realizes the input signal delay-based TSV test method introduced earlier. OTT only includes one F/F, two MUXs, and some additional logic for signal delay. Thus, it requires small silicon area suitable for TSV testing. Both pre-bond and post-bond TSV tests are able to use OTT for short or open fault as well as small delay fault detection.

• 마이크로전자및패키징학회지
• /
• 제18권4호
• /
• pp.49-53
• /
• 2011

TSV(through-silicon-via)를 이용한 3차원 Si 칩 패키징 공정 중 전기 도금을 이용한 비아 홀 내 Cu 고속 충전과 범핑 공정 단순화에 관하여 연구하였다. DRIE(deep reactive ion etching)법을 이용하여 TSV를 제조하였으며, 비아홀 내벽에 $SiO_2$, Ti 및 Au 기능 박막층을 형성하였다. 전도성 금속 충전에서는 비아 홀 내 Cu 충전율을 향상시키기 위하여 PPR(periodic-pulse-reverse) 전류 파형을 인가하였으며, 범프 형성 공정에서는 리소그라피(lithography) 공정을 사용하지 않는 non-PR 범핑법으로 Sn-3.5Ag 범프를 형성하였다. 전기 도금 후, 충전된 비아의 단면 및 범프의 외형을 FESEM(field emission scanning electron microscopy)으로 관찰하였다. 그 결과, Cu 충전에서는 -9.66 $mA/cm^2$의 전류밀도에서 60분간의 도금으로 비아 입구의 도금층 과성장에 의한 결함이 발생하였고, -7.71 $mA/cm^2$에서는 비아의 중간 부분에서의 도금층 과성장에 의한 결함이 발생하였다. 또한 결함이 생성된 Cu 충전물 위에 전기 도금을 이용하여 범프를 형성한 결과, 범프의 모양이 불규칙하고, 균일도가 감소함을 나타내었다.

• 대한전자공학회논문지SD
• /
• 제47권11호
• /
• pp.23-29
• /
• 2010

메모리칩의 제조 과정에서 발생하는 불량 칩 중 한 두개 비트의 결함이 있는 여러 개의 칩들을 모아서 정상 동작하는 메모리 시스템을 구성하는 방법을 제시한다. 여기에서 제시하는 메모리 시스템은 여러 개의 결함 있는 메모리칩을 겹쳐 쌓은 3차원 다층 구조를 가진다. 이들 칩 간의 신호 선은 through silicon via (TSV)를 통하여 연결한다. 각 칩의 결함이 있는 메모리 셀이 포함된 구역이 칩 마다 서로 다르도록 칩을 분류하여 선택한다. 이 메모리들의 결함이 없는 셀 구역만을 모아 조합하여 전체가 결함이 없는 메모리 시스템이 되도록 한다. 독립적인 주소지정 가능한 n 개의 storage block을 가진 메모리 각각에 k 개의 결함 있는 storage block이 있는 경우 k+1 개의 여유 칩이 조합되어야 한다.

• 마이크로전자및패키징학회지
• /
• 제19권2호
• /
• pp.55-59
• /
• 2012

TSV 비아필링 과정이 진행되는 동안 내부에 void나 seam과 같은 결함이 빈번하게 발견되고 있다. 결함 없는 구리 비아필링을 위해서는 용액 내에 가속제, 억제제, 평활제 등의 유기물 첨가제가 필요하다. 공정과정중 유기물 첨가제의 분해로 인한 부산물로부터 기인한 오염은 디바이스의 신뢰도나 용액의 수명을 감소시키는 요인이 된다. 본 연구에서는 첨가제의 사용량을 줄이기 위하여 가속제와 억제제를 사용하지 않고 평활제만을 이용한 구리 비아필링에 관한 연구를 진행하였다. 세가지 종류의 첨가제(janus green B, methylene violet, diazine black)를 이용한 구리 전착에 관한 연구를 수행하였다. 각각의 첨가제에 따른 전기화학적 거동을 분석한 결과 도금속도적 측면에서 차이를 나타내는 것을 확인할 수 있었다. 비아필링 진행 후 단면을 분석하여 각각의 평활제가 비아필링에 미치는 영향을 확인하였으며, 그 특성은 다르게 나타나는 것을 확인할 수 있었다.

• 비파괴검사학회지
• /
• 제35권3호
• /
• pp.200-205
• /
• 2015

현대의 컴팩트 반도체 소자들은 정확한 품질검사를 위해 비파괴, 고분해능의 검사 장비가 요구되고 있다. 검사 장비 중 고분해능 적외선 대물렌즈와 적외선 센서로 구성된 초정밀 열영상 현미경은 반도체 내부의 결함에서 발생되는 국소적 열원의 위치와 깊이 정보를 얻는데 유용하게 활용되고 있다. 본 연구에서는 위 상잠금기법이 적용된 적외선열영상 현미경을 이용하여 다층구조로 된 반도체 소자 내부 열원의 위치와 깊이 정보에 대해 분석하였다. 시편은 내부에 3개의 열원을 포함한 TSV(through silicon via technology) 기반 4단 적층구조로서 측정 표면으로부터 열원의 깊이는 $240{\mu}m$이다. 본 실험에서는 위상잠금기법을 통해 시편 내부열원의 위치와 깊이를 정확히 찾을 수 있는 초점면 위치, 노출시간 그리고 위상잠금주파수 등 최적의 조건을 찾고 그 조건에서 적외선 대물렌즈와 시편의 거리 변화에 따른 위상 변이와 깊이 정보에 대한 영향을 알아보았다. 이와 같은 반도체 내부결함에 의한 열원의 위치와 깊이 분석에 대한 연구는 품질검사용 열영상 분석장비 개발에 큰 도움을 줄 것으로 예상한다.

• 마이크로전자및패키징학회지
• /
• 제17권3호
• /
• pp.79-84
• /
• 2010

3차원 Si 칩 패키징 공정을 위한 비아 홀(TSV: Through-Si-Via) 및 Au 시드층 형성, 전기 도금을 이용한 Cu 충전기술과 범핑 공정 단순화에 관하여 연구하였다. 비아 홀 형성을 위하여 $SF_6$ 와 $C_4F_8$ 플라즈마를 교대로 사용하는 DRIE(Deep Reactive Ion Etching) 법을 사용하여 Si 웨이퍼를 에칭하였다. 1.92 ks동안 에칭하여 직경 40 ${\mu}m$, 깊이 80 ${\mu}m$의 비아 홀을 형성하였다. 비아 홀의 옆면에는 열습식 산화법으로 $SiO_2$ 절연층을, 스퍼터링 방법으로 Ti 접합층과 Au 시드층을 형성하였다. 펄스 DC 전기도금법에 의해 비아 홀에 Cu를 충전하였으며, 1000 mA/$dm^2$ 의 정펄스 전류에서 5 s 동안, 190 mA/$dm^2$의 역펄스 조건에서 25 s 동안 인가하는 조건으로 총 57.6 ks 동안 전기도금하였다. Si 다이 상의 Cu plugs 위에 리소그라피 공정 없이 전기도금을 실시하여 Sn 범프를 형성할 수 있었으며, 심각한 결함이 없는 범프를 성공적으로 제조할 수 있었다.