• 정보보호학회논문지
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• 제12권2호
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• pp.53-64
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• 2002

This paper describes a design of cryptographic processor that implements the AES (Advanced Encryption Standard) block cipher algorithm, "Rijndael". An iterative looping architecture using a single round block is adopted to minimize the hardware required. To achieve high throughput rate, a sub-pipeline stage is added by dividing the round function into two blocks, resulting that the second half of current round function and the first half of next round function are being simultaneously operated. The round block is implemented using 32-bit data path, so each sub-pipeline stage is executed for four clock cycles. The S-box, which is the dominant element of the round block in terms of required hardware resources, is designed using arithmetic circuit computing multiplicative inverse in GF($2^8$) rather than look-up table method, so that encryption and decryption can share the S-boxes. The round keys are generated by on-the-fly key scheduler. The crypto-processor designed in Verilog-HDL and synthesized using 0.25-$\mu\textrm{m}$ CMOS cell library consists of about 23,000 gates. Simulation results show that the critical path delay is about 8-ns and it can operate up to 120-MHz clock Sequency at 2.5-V supply. The designed core was verified using Xilinx FPGA board and test system.

• JSTS:Journal of Semiconductor Technology and Science
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• 제2권2호
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• pp.132-140
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• 2002

This paper presents an ARM-based SOC bus transaction verification IP and the usage experiences in SOC designs. The verification IP is an AMBA AHB protocol checker, which captures legal AHB transactions in FSM-style signal sequence checking routines. This checker can be considered as a reusable verification IP since it does not change unless the bus protocol changes. Our AHB protocol checker is designed to be scalable to any number of AHB masters and reusable for various AMBA-based SOC designs. The keys to the scalability and the reusability are Object-Oriented Programming (OOP), virtual port, and bind operation. This paper describes how OOP, virtual port, and bind features are used to implement AHB protocol checker. Using the AHB protocol checker, an AHB simulation monitor is constructed. The monitor checks the legal bus arbitration and detects the first cycle of an AHB transaction. Then it calls AHB protocol checker to check the expected AHB signal sequences. We integrate the AHB bus monitor into Verilog simulation environment to replace time-consuming visual waveform inspection, and it allows us to find design bugs quickly. This paper also discusses AMBA AHB bus transaction coverage metrics and AHB transaction coverage analysis. Test programs for five AHB masters of an SOC, four channel DMAs and a host interface unit are executed and transaction coverage for DMA verification is collected during simulation. These coverage results can be used to determine the weak point of test programs in terms of the number of bus transactions occurred and guide to improve the quality of the test programs. Also, the coverage results can be used to obtain bus utilization statistics since the bus cycles occupied by each AHB master can be obtained.

• 한국통신학회논문지
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• 제27권2C호
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• pp.150-159
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• 2002

본 논문지 MCNS(Multimedia Cable Network System) DOCSIS(Data Over Cable Service Interface Specification) v1.0/v1.1 표준안에 대응하는 케이블모뎀 수신단의 FS-DFE(Fractionally Spaced-Decision Feedback Equalize)에 적용될 다양한 LMS(Least Mean Square)알고리즘에 관하여 수렴특성, SER(Symbol Error Rate) 및 MSE(Mean Square Error) 성능, 하드웨어 복잡도 그리고 step-size(${\mu}$)와의 관계를 $SPW^{TM}$로 모델링하고, 그들 개개의 성능을 보여다. 그리고 Verilog-HDL을 이용하여 RTL 구조를 구성하였고, $SYNOPSYS^{TM}$을 통해 삼성 STD90 라이브러리로 합성하였다. 또한 본 논문에서는 최적의 하드웨어 구조를 가지기 위한 time-multiplexed multiplication 과 tap shared architecture구조를 채택하였다. 실험 결과를 통하여 LMS, DS(Data Signed)-LMS, ES(Error Signed)-LMS, SS(Signed Signed)-LMS[1][3]과 같은 다양한 LMS 알고리즘들 중 DS-LMS 알고리즘이 성능과 하드웨어를 고려한 최적의 알고리즘임을 보였고, DS-LMS 알고리즘 및 여러 가지 저면적 점유 기법을 이용하여 최대 58%까지 하드웨어 면적을 줄일 수 있었다.

• 한국정보통신학회논문지
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• 제18권9호
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• pp.2109-2116
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• 2014

본 논문은 무선랜 시스템에서 성능 향상을 위해, 안테나 빔을 전 방향으로 방사하는 기존의 방법과는 달리, 접속한 단말이 존재하는 방향으로만 안테나 빔을 방사하는 빔포밍 시스템을 설계 및 구현하였다. 해당 시스템은 패치형 배열 안테나를 통해 통신을 하며, DSP(Digital Signal Processor)에서 패킷 타입과 단말의 정보를 퀄컴사의 상용 칩으로부터 제공받아 FPGA(Field Programmable Gate Array)로 전송하는 방식으로 동작한다. DSP와 FPGA의 통신 방식은 데이터 송수신시 생기는 지연을 최소화하기 위해 PCI express(Peripheral Component Interconnect express)를 사용하였다. 단말 고유의 MAC(Media Access Control) 주소를 FPGA에서 저장하고 데이터베이스화함으로써 단말들의 위치를 관리할 수 있도록 하였다. 따라서 해당하는 단말로 패킷을 전송할 때, 추정한 위치로 빔을 방사하여 T/P(throughput)를 높일 수 있다. 단말의 위치는 패치형 배열 안테나를 통해 수신한 단말의 SINR(Signal to Interface plus Noise Ratio)을 프리앰블 구간에서 극대화하는 알고리즘을 사용하여 추정하였다. 제안하는 빔포밍 시스템을 Verilog HDL(Hardware Description Language)을 이용하여 FPGA와 퀄컴사의 상용 칩과 연동하여 구현하였으며 실제 운용 환경에서 시험을 통해 구현된 장비가 일반 AP(Access Point) 보다 더 높은 성능을 보이며 통신하는 것을 확인하였다.

• 한국정보통신학회논문지
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• 제21권3호
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• pp.585-593
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• 2017

본 논문에서는 모바일 시스템을 위한 저전력 HEVC(High Efficiency Video Coding) 루프 내 필터의 디블록킹 필터 하드웨어 구조를 제안한다. HEVC의 디블록킹 필터는 영상압축 시 발생한 블록화 현상을 제거한다. 현재 다양한 모바일 시스템에서 UHD 영상 서비스를 지원하지만 전력 소모가 높은 단점이 있다. 제안하는 저전력 디블록킹 필터 하드웨어 구조는 필터를 적용하지 않을 때 내부 모듈에 클록을 차단하여 전력 소모를 최소화 하였다. 또한, 낮은 동작 주파수에서 높은 처리량을 위해 4개의 병렬 필터 구조를 가지며, 각 필터는 4단 파이프라인으로 구현하였다. 제안하는 디블록킹 필터 하드웨어 구조는 65nm CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 52.13K개의 게이트로 구현되었다. 또한, 110MHz의 동작 주파수에서 8K@84fps의 실시간 처리가 가능하며, 동작 전력은 6.7mW이다.

• 대한전자공학회논문지SD
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• 제40권4호
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• pp.85-94
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• 2003

비동기 설계 기법은 시스템 클럭을 사용하지 않고, 동작이 필요한 모듈만 활성화시켜 전력 및 성능면에서 동기식 설계 기법에 비해 높은 성능을 갖는다. 본 논문은 임베디드 컨트롤러인 Intel 80csl과 완전한 명령어 호환성을 갖고, 비동기식 파이프라인 구조로 최적화된 A8051 아키텍쳐를 제안한다. 다양한 어드레싱 모드와 명령어를 제공하는 CISC 명령어 수행 스킴은 동기식 파이프라인 구조에 적합하지 않고 많은 오버헤드를 유발한다. 본 논문에서는 명령어 실행 사이클을 비동기식 파이프라인 수행에 적합하도록 명령어별로 그룹화하고, 동기화 및 다중 실행 사이클로 인한 오버헤드로 발생된 버블을 제거함으로서 최적화하였다. 또한 적합한 분기 처리 기법 및 가변적인 명령어 길이의 처리 방법을 제시함으로서 명령어 수행시 필요한 상태 수를 최소화하고, 명령어 수행의 병렬성을 증가시켰다. 제안된 A8051 아키텍쳐는 Verilog HDL로 설계하여 0.,35㎛ CMOS 공정 표준 셀 라이브러리로 합성하였다. 실험 결과로 A8051은 36㎒ 클럭을 사용하는 인텔 80C51과 다른 비동기 80C51에 비해 약 24배의 성능 향상을 얻었다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.86-95
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• 2009

SIFT(Scale Invariant Feature Transform) 알고리즘은 영상 데이터로부터 객체의 꼭지점이나 모서리와 같이 색상 성분의 차가 심한 영역에서 특징점을 찾아 벡터성분을 추출하는 알고리즘으로, 현재 얼굴인식, 3차원 객체 인식, 파노라마, 3차원 영상 복원 작업의 핵심 알고리즘으로 연구 되고 있다. 본 논문에서는 SIFT 알고리즘을 임베디드 환경에서 실시간으로 처리하기 위해 가장 연산량이 많은 특징점 위치 결정 단계를 Verilog HDL 언어를 이용하여 FPGA로 구현하고 그 성능을 분석한다. 하드웨어는 100MHz 클럭에서 $1,280{\times}960$영상기준 25ms, $640{\times}480$영상기준 5ms의 빠른 연산속도를 보인다. 그리고 Xilinx Virtex4 XC4VLS60 FPGA를 타겟으로 Synplify Pro 8.1i합성툴을 이용하여 합성시 약 45,792LUT(85%)의 결과를 나타낸다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.69-78
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• 2010

고성능의 SoC를 구현하기 위해서, 우리는 버스 프로토콜과 상관없이 선택된 슬레이브에 직접 액세스하는 특별하게 정의된 마스터인 플라잉 마스터 버스 아키텍쳐 구조를 제안한다. 제안한 버스 아키텍쳐는 베릴로그와 하이닉스 0.18um 공정을 디자인 맵핑하여 실행하였다. 마스터와 슬레이브 래퍼는 150여개의 로직 게이트 카운트를 가지기 때문에, SoC 디자인에 있어서 모듈의 고유 영역인 면적용적은 여전히 고려해야 한다. TLM 성능분석 시뮬레이션을 통해 제안한 아키텍쳐가 기존의 버스아키텍쳐와 비교해서 트랜잭션 사이클이 25~40%, 버스 효율성이 43~60% 증가하였고, 요청 사이클이 43~77% 감소하였다. 결론적으로, 우리가 제안한 플라잉 마스터 버스 아키텍쳐 구조는 성능과 효율성의 측면에서 버스 아키텍쳐 분야를 선도할 주요 후보중 하나라고 여겨진다.

• 전자공학회논문지
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• 제54권7호
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• pp.29-35
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• 2017

본 논문에서는 고속 데이터 전송을 위해 orthogonal frequency division multiplexing (OFDM) 시스템에 적용 가능한 고속 fast Fourier transform (FFT) 프로세서를 제안하였다. 제안하는 FFT 프로제서는 높은 처리율을 만족하기 위해 mixed-radix 알고리즘과 8개의 병렬 경로를 가지는 multipath delay commutator (MDC) 파이프라인 구조를 채택하였다. 하드웨어 복잡도를 줄이기 위해서 새로운 스케줄링 기법들을 적용하여 twiddle factor 연산을 위한 read-only memories (ROM)의 크기를 줄이는 구조와 복소 상수 곱셈기의 수를 줄이는 구조를 제안한다. 제안하는 구조는 지연 소자와 연산 사이클의 증가 없이 하드웨어 복잡도를 줄일 수 있다. 또한, IEEE 802.11 ac/ad와 같은 고속 OFDM 시스템을 위해 64/128/256/512-포인트 FFT 연산이 가능하다. 제안하는 FFT 프로세서는 Verilog-HDL로 모델링하여 Samsung 65nm 공정 라이브러리로 합성하여 0.36mm2의 면적과 330MHz의 동작 주파수에서 2.64 GSample/s를 보이고 있다.

• 전기전자학회논문지
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• 제24권3호
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• pp.838-844
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• 2020

본 논문에서는 검출과 복호가 결합된 효율적인 비터비 알고리즘 (joint Viterbi detection and decoding (JVDD))의 저복잡도 하드웨어 설계 및 구현 결과를 제시한다. 길쌈부호화된 GMSK 신호가 BLE 5.0 표준으로 채택 되어있으므로 검출과 복호를 위해 두개의 비터비 프로세서가 필요하다. 그러나, 제안된 JVDD 알고리즘은 GMSK에 의해서 유발된 심볼간의 간섭정보(ISI : inter-symbol interference)가 반영된 가지 메트릭 (branch metric)을 사용하여 단지 하나의 비터비 만을 사용하여도 검출과 복호 수행이 가능하며, 성능 저하 없이 복잡도 감소가 가능하다. JVDD 알고리즘을 적용한 BLE 비터비 복호기의 하드웨어 구현을 위해 효율적인 구조 설계가 수행되었다. 제안된 구조는 1 클럭 사이클 동안 복호를 완료할 수 있기 때문에 저지연 및 저면적 구현이 가능하다. 제안된 비터비 복호기는 Verilog-HDL을 이용하여 RTL 설계되었고, GF 55nm 공정을 활용하여 논리합성 및 구현되었다. 합성결과 12K 게이트 수를 포함하였으며 메모리 유닛 및 초기 지연시간은 MSE (modified state exchange) 대비 33% 감소 가능함을 확인하였다.