• 한국정밀공학회지
• /
• 제28권2호
• /
• pp.176-184
• /
• 2011

As modern megalopolises become more complex and huge, convenience and safety of citizens are main components for a welfare state. In order to make safe society, telemetrics technology, which remotely measures the information of target system using electronic devices, is an essential component. In general, telemetrics technology consists of USN (ubiquitous sensor network) based on a wireless network, smart sensor, and SoC (system on chip). In the smart sensor technology, the following two problems should be overcome. Firstly, because it is very difficult for transducer manufacturers to develop smart sensors that support all the existing network protocols, the smart sensor must be independent of the type of networking protocols. Secondly, smart sensors should be modular so that a faulty sensor element can be replaced without replacing healthy communication element. To solve these problems, this paper investigates the feasibility of an IEEE 1451 based ZigBee smart sensor system. More specifically, a smart sensor for large network coverage has been developed using ZigBee for active telemetrics.

• 한국산학기술학회논문지
• /
• 제18권1호
• /
• pp.21-31
• /
• 2017

본 논문에서는 Zynq SoC 플랫폼을 사용하여 노이즈 영상의 경계선 검출 및 노이즈 감소를 위한 부분 재구성 시스템을 설계한다. 실시간 1080p 영상 시퀀스의 처리를 위한 높은 연산량을 제공하기 위해 재구성이 가능한 Programmable Logic 영역을 사용하고 하드웨어 필터를 구현한다. 또한 하드웨어 필터들은 부분 재구성 가능한 영역을 활용한 자동 재구성 기능을 통해 제한된 환경의 임베디드 시스템에서 더욱 더 효과적으로 하드웨어 자원 활용을 가능하게 한다. 주어진 한계점을 넘는 잡음을 포함한 입력 영상의 경우 적응적 노이즈 제거를 위한 필터링 연산을 하드웨어에 자동 재구성하여 수행함으로써 제안된 시스템은 향상된 경계선 검출 결과를 보여 주고 있다. 제안 하는 시스템을 사용하여 영상 시퀀스의 잡음 밀도에 따라 영상 처리 필터의 bitstream이 스스로 재구성 되었을 때 경계선 검출의 정확도에 대한 결과가 향상된 것을 (14~20배 PFOM) 구현 결과에서 보여 준다. 또한, ZyCAP을 사용하여 구현 한 경우 2.1배 빠르게 부분 재구성함을 확인하였다.

• 한국정보통신학회논문지
• /
• 제25권11호
• /
• pp.1627-1634
• /
• 2021

본 논문은 저전력 뉴럴 네트워크 가속기 SOC를 위한 아날로그 Convolution Filter용 저전력 초소형 ADC 회로 및 칩 설계 기술을 소개한다. 대부분의 딥러닝의 학습과 추론을 할 수 있는 Convolution neural network accelerator는 디지털회로로 구현되고 있다. 이들은 수많은 곱셈기 및 덧셈기를 병렬 구조로 구현하며, 기존의 복잡한 곱셉기와 덧셈기의 디지털 구현 방식은 높은 전력소모와 큰 면적을 요구하는 문제점을 가지고 있다. 이 한계점을 극복하고자 본 연구는 디지털 Convolution filter circuit을 Analog multiplier와 Accumulator, ADC로 구성된 Analog Convolution Filter로 대체한다. 본 논문에서는 최소의 칩면적와 전력소모로 Analog Accumulator의 아날로그 결과 신호를 디지털 Feature 데이터로 변환하는 8-bit SAR ADC를 제안한다. 제안하는 ADC는 Capacitor Array의 모든 Capacitor branch에 Split capacitor를 삽입하여 모든 branch의 Capacitor 크기가 균등하게 Unit capacitor가 되도록 설계하여 칩면적을 최소화 한다. 또한 초소형 unit capacitor의 Voltage-dependent capacitance variation 문제점을 제거하기 Flipped Dual-Capacitor 회로를 제안한다. 제안하는 ADC를 TSMC CMOS 65nm 공정을 이용하여 설계하였으며, 전체 chip size는 1355.7㎛², Power consumption은 2.6㎼, SNDR은 44.19dB, ENOB는 7.04bit의 성능을 달성하였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제4권3호
• /
• pp.196-203
• /
• 2004

A three-dimensional (3D) IC technology platform is presented for high-performance, low-cost heterogeneous integration of silicon ICs. The platform uses dielectric adhesive bonding of fully-processed wafer-to-wafer aligned ICs, followed by a three-step thinning process and copper damascene patterning to form inter-wafer interconnects. Daisy-chain inter-wafer via test structures and compatibility of the process steps with 130 nm CMOS sal devices and circuits indicate the viability of the process flow. Such 3D integration with through-die vias enables high functionality in intelligent wireless terminals, as vertical integration of processor, large memory, image sensors and RF/microwave transceivers can be achieved with silicon-based ICs (Si CMOS and/or SiGe BiCMOS). Two examples of such capability are highlighted: memory-intensive Si CMOS digital processors with large L2 caches and SiGe BiCMOS pipelined A/D converters. A comparison of wafer-level 3D integration 'lith system-on-a-chip (SoC) and system-in-a-package (SiP) implementations is presented.

• 대한전자공학회논문지SD
• /
• 제38권10호
• /
• pp.712-720
• /
• 2001

인터넷의 확산, 이동 통신기기의 급속한 보급으로 말미암아 가전업계는 소형의 다기능의 시스템을 필요로 하고 있고, 이를 위하여 반도체 업계에 고기능, 다기능, 초소형의 시스템용의 칩을 요구하고 있다. 지수 함수적 증가하는 기능의 요구는 반도체 설계 능력을 넘어 선지 이미 오래 전이고 이를 극복하기 위하여서 반도체 업계는 여러 가지 방안을 제시하고 있다. 그러나, 이미 그 차이를 따라 잡기는 포기한 상태이고 이 갭을 줄이고자 하는 방안을 모색 중이다. 그 방안은 SoC(System On a Chip), 설계 재활용(Design Reuse)등의 개념을 활용하고 있다. 설계 재활용을 위하여서는, 반도체 지적 소유권(Intellectual Property)의 표준화와 더불어 레이아웃 자동이식에 관한 연구와 상품화가 필수적이다. 본 논문은 반도체 설계 형식 중에서 생산 공정과 밀접한 레이아웃 형식의 회로도면 처리를 자동화하여 설계와 생산 시간을 혁신적으로 단축하기 위한 연구이다. 레이아웃 형식은 특성상 도형(폴리곤)으로 구성되어 있으며, 레이아웃 형태에서 다양한 도형의 중첩이 반도체의 트랜지스터, 저항, 캐패시터를 표현함으로써, 반도체 지적소유권 의 하나의 형식으로 자주 활용되고 있다. 본 논문은 반도체 레이아웃 이식 소프트웨어 시스템의 내부 기능에 관한 설명과 처리 능력과 속도를 높이기 위한 알고리즘의 제안과 벤치마킹 결과를 보여 주고 있다. 비교 결과, 자원의 최적 활용(41%)으로 대용량의 처리 가능성을 보여 주고 있으며, 처리 속도는 평균 27배로써 이전의 벤치마킹 회로를 더욱 확장하여 그 결과를 보여 주고 있다. 이러한 비교 우위는 본 논문에 포함된 소자 처리 알고리즘과 그래프를 이용한 컴팩션 알고리즘에 기인한다.된 primer는 V. fluvialis에 종 특이성이 있으며 여러 Vibrio종으로부터 빠른 검출이 가능함을 확인하였다.로부터 빠른 검출이 가능함을 확인하였다.TEX>$^{-1}$에서는 16~20일, 30 $\mu\textrm{g}$ L$^{-1}$에서는 9~15일, 60~100 $\mu\textrm{g}$ L$^{-1}$에서는 5~9일에 걸쳐 나타났다 고농도인 60~100 $\mu\textrm{g}$ L$^{-1}$ 에서 처리 개체 중에 10% 미만이 살아있는 번데기 상태로 관찰되었다. 또한 10 $\mu\textrm{g}$ L$^{-1}$에서는 16~20 일로 비처리(l1~15일)에 비해 발생지연이 나타났다. 우화에 성공한 개체들의 암컷과 수컷의 비율에는 차이가 없었다. 번데기 상태로 치사된 시기는 비처리 시에는 13~16일 동안에 집중적으로 나타났으며 10 $\mu\textrm{g}$ L$^{-1}$에서는 6~23일로 넓은 분포를 보여 발생지연이 반영되었다. 30 $\mu\textrm{g}$ L$^{-1}$처리에서는 13~16일, 60~100 $\mu\textrm{g}$ L$^{-1}$처리에서는 6~16일 동안에 치사되는 것으로 나타났다.species and seed production for their use on smaller scale and more costly but more effective results. The use of

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 2009년도 제40회 하계학술대회
• /
• pp.2119.1_2120.1
• /
• 2009

UWB(Ultra Wide Band)는 차세대 무선통신 기술로 무선 디지털펄스라고도 한다. GHz대의 주파수를 사용하면서도 초당 수천~수백만 회의 저출력 펄스로 이루어진 것이 큰 특징이다[1]. 기존 무선통신 기술의 양대 축인 IEEE 802.11과 블루투스 등에 비해 속도와 전력소모 등에서 월등히 앞서고 있으며, SoC(System on a Chip)의 저전력 구현에 대한 연구가 활발히 진행되고 있다. OFDM은 크게 FFT(Fast Fourier Transform) 블록, Interpolation /decimation 필터 블록, 비터비 블록, 변복조 블록, 등화기 블록 등으로 구성된다. 고속 시스템에서는 대역효율성이 우수한 OFDM(Orthogonal Frequency Division Multiplexing) 방식을 사용하고 있으며, OFDM 전송방식은 직렬로 입력되는 데이터 열을 병렬 데이터 열로 변환한 후에 부반송파에 실어 전송하는 방식이다. 이와 같은 병렬화와 부반송파를 곱하는 동작은 IFFT와 FFT로 구현이 가능한데, FFT 블록의 구현 비용과 전력소모를 줄이는 것이 핵심사항이라고 할 수 있다. 기존논문에서는 OFDM용 FFT 구조로 단일버터플라이연산자 구조, 파이프라인 구조, 병렬구조 등의 여러 구조가 제안되었다[2]. 본 논문에서는 Radix-8 FFT 알고리즘 기반의 New partial Arithmetic 저전력 FFT 구조를 제안하였다. 제안한 New partial Arithmetic 저전력 FFT구조는 곱셈기 대신 병렬 가산기를 이용 하여 지금까지 사용되는 FFT 구조보다 전력소모를 줄일 수 있음을 보였다.

• 대한전자공학회논문지SD
• /
• 제46권2호
• /
• pp.24-30
• /
• 2009

본 논문에서는 3GPP(Third Generation Partnership Project) Release 7 eHSPA(High Speed Packet Access for Evolution) UE(User Equipment) FDD(Frequency Division Duplex) 규격을 만족하는 단말 모뎀의 FPGA(Field Programmable Gate Array) 플랫폼 설계 및 이를 기반으로 한 효율적인 검증 방법에 대해 제안한다. 구현된 FPGA 모뎀 플랫폼은 물리 계층 지원을 위한 모뎀 보드, MCU(Micro Controller Unit)와 DSP(Digital Signal Processor) 코어로 구성되어 모뎀 보드를 제어를 위한 제어 보드, 그리고 RF(Radio Frequency) 및 기타 장비 접속을 위한 주변장치(Peripheral) 보드 등으로 구성된다. 그리고 검증 단계는 하드웨어-소프트웨어 연동 상관 정도에 따라 단순 기능 검증, 시나리오 검증 그리고 호 처리 및 시스템 성능 검증 등으로 규정화하여 진행되었고, 실제 구현적인 측면으로 저 전력 SoC(System On a Chip)를 위한 에뮬레이션 검증 기법도 제안한다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제16권5호
• /
• pp.713-718
• /
• 2016

Predicting precise specifications of differential mixed-signal circuits is a difficult problem, because analytically derived correlation between process variations and conventional specifications exhibits the limited prediction accuracy due to the phase unbalance, for most self-tests. This paper proposes an efficient prediction technique to provide accurate specifications of differential mixed-signal circuits in a system-on-chip (SoC) based on a nonlinear statistical nonlinear regression technique. A spectrally pure sinusoidal signal is applied to a differential DUT, and its output is fed into another differential DUT through a weighting circuitry in the loopback configuration. The weighting circuitry, which is employed from the previous work [3], efficiently produces different weights on the harmonics of the loopback responses, i.e., the signatures. The correlation models, which map the signatures to the conventional specifications, are built based on the statistical nonlinear regression technique, in order to predict accurate nonlinearities of individual DUTs. In production testing, once the efficient signatures are measured, and plugged into the obtained correlation models, the harmonic coefficients of DUTs are readily identified. This work provides a practical test solution to overcome the serious test issue of differential mixed-signal circuits; the low accuracy of analytically derived model is much lower by the errors from the unbalance. Hardware measurement results showed less than 1.0 dB of the prediction error, validating that this approach can be used as production test.

• 대한전자공학회논문지SD
• /
• 제43권10호
• /
• pp.34-44
• /
• 2006

시스템 온 칩(SoC) 설계에서는 설계 시간을 줄이기 위해서 미리 검증된 IP(Intellectual Property) 하드웨어 블록을 사용한다. 서로 다른 통신 프로토콜을 사용하는 IP간의 연결을 위해서는 인터페이스 회로가 필요하다. SoC 설계에는 인터페이스 회로 설계가 빈번하게 발생하며, 오류발생 가능성이 높다. 따라서 인터페이스 회로의 자동생성이 필요하다. IP의 통신 프로토콜을 입력으로 인터페이스 회로를 생성하는 여러 연구가 진행되어 왔다. 그러나 IP의 통신 프로토콜만으로는 인터페이스 회로를 생성하기 어려운 경우가 있다. 주소를 사용하는 IP와 주소를 사용하지 않는 IP간 연결, 주소/데이터가 여러 포트로 전송되는 IP와 하나의 포트로 전송되는 IP간 연결, 매 전송마다 주소와 데이터가 함께 전송되는 IP와 하나의 시작주소에 여러 데이터가 전송되는 IP간의 연결 등에서는 기존 방법에 의한 인터페이스 회로의 자동 생성이 어렵다. 그것은 기존의 방법들이 IP 특성에 따른 범주 구분과, 특성간의 대응에 따라 합성 알고리즘도 변해야 함을 고려하지 않았기 때문이다. 본 논문에서는 IP의 통신프로토콜 특성에 따라 범주를 나누고, 어떤 특성을 갖는 IP의 연결인 지에 따라 인터페이스 합성 알고리즘이 이를 고려할 수 있도록 하였다. 실험에서는 다양한 특성을 갖는 IP 간 연결을 위한 인터페이스 회로를 생성하고 검증했음을 보인다.

• 대한전자공학회논문지SD
• /
• 제48권7호
• /
• pp.65-75
• /
• 2011

SoC 설계기술이 발전함에 따라 디버깅이 차지하는 비중은 더욱더 증가되고 있으며 사용자는 빠르고 정확한 디버거를 원하고 있다. 본 논문에서는 새로 설계되는 RISC 프로세서에 적용할 디버거를 위한 변형된 JTAG을 제안 및 설계하여 디버깅 기능 수행에 필요한 사이클을 줄임으로써 빠른 디버거를 구현하였다. 구현된 JTAG은 Core-A의 OCD에 내장하여 SW 디버거와 연동하여 FPGA 레벨까지 검증 마치고 디버거로서의 기능 및 신뢰성을 확인하였다. Core-A의 OCD에 내장된 제안한 JTAG은 기존의 JTAG과 비교하였을 경우, 디버깅 수행 사이클은 수행되는 디버깅 기능에 따라 약 8.5~72.2% 감소되고 추가적으로 게이트 카운트도 약 31.8%감소되었다.