• Journal of Astronomy and Space Sciences
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• 제26권1호
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• pp.47-58
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• 2009

In this study, a Hardware-In-the-Loop (HIL) simulator using thrusters is developed to validate the spacecraft attitude system. To control the attitude of the simulator, eight cold gas thrusters are aligned with roll, pitch and yaw axis. Also linear actuators are applied to the HIL simulator for automatic mass balancing to compensate the center of mass offset from the center of rotation. The HIL simulator consists of an embedded computer (Onboard PC) for simulator system control, a wireless adapter for wireless network, a rate gyro sensor to measure 3-axis attitude of the simulator, an inclinometer to measure horizontal attitude, and a battery set to supply power for the simulator independently. For the performance test of the HIL simulator, a bang-bang controller and Pulse-Width Pulse-Frequency (PWPF) modulator are evaluated successfully. The maneuver of 68 deg. in yaw axis is tested for the comparison of the both controllers. The settling time of the bang -bang controller is faster than that of the PWPF modulator by six seconds in the experiment. The required fuel of the PWPF modulator is used as much as 51% of bang-bang controller in the experiment. Overall, the HIL simulator is appropriately developed to validate the control algorithms using thrusters.

• 한국통신학회논문지
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• 제26권11B호
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• pp.1595-1599
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• 2001

본 논문에서는 ITS 서비스를 위해 개발된 5.8 GHz대역 근거리 전용 무선 통신을 이용한 자동게이트통관시스템의 차량탑재장치(OBE) 구성요소 중 ASK 변조기를 설계 및 제작하였다. 제안된 ASK 변조기는 인접채널간섭을 줄이기 위하여 3 V 단일전압 드레인 제어 변조회로로 설계되었으며 0.7 - 3 V의 넓은 선형변조영역과 40 dB 이상의 On/off Ratio 특성을 얻었다. 회로의 Layout과 공정은 ETRI 0.5$\mu\textrm{m}$ MESFET Library를 사용하였고 칩 면적은 1.0mm $\times$ 1.0mmn로 제작하였다.

• 전자공학회논문지
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• 제50권4호
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• pp.43-51
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• 2013

디지털 보청기에 적합한 저전력 3차 델타-시그마 모듈레이터를 설계하였다. 적분기의 출력 스윙을 최소화 하도록 모듈레이터 구조의 계수를 최적화하고, AB급 출력단을 갖는 2단 연산증폭기와 switched-capacitor 구조를 사용하여 전력소모를 최소화 하였다. 본 모듈레이터는 130nm CMOS 공정을 이용하여 제작되었으며, 샘플링 주파수가 3.2MHz일 때 100Hz-10kHz의 신호대역에서 79dB의 SNR(Signal-to-Noise Ratio)이 측정되었다. 전력소모는 1.2V 전원전압에서 $60{\mu}W$에 불과하며 A/D 변환기 코어의 크기는 $0.53mm{\times}0.53mm$ 이다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 1999년도 전력전자학술대회 논문집
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• pp.415-418
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• 1999

It is expected that industrial accelerator having been distributed fast in domestic these days will be widely used for various fields. In this study we deal with the basic consideration for the drive characteristic of power supply system in the system of industrial accelerator installed at Dongshin University. Beam energy of this system is 34keV~40KeV, 100A. The modulator emits a 11KV-380A pulse of $4.5\mu\textrm{s}$ duration that is transformed to about 34KV-40KV pulse by a pulse transformer.

• 전기전자학회논문지
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• 제18권1호
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• pp.119-127
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• 2014

본 논문에서는 MEMS(Micro Electro Mechanical System) 가속도센서를 위한 CMOS readout 회로를 설계하였다. 설계된 CMOS readout 회로는 MEMS 가속도 센서, 커패시턴스-전압 변환기(CVC), 그리고 2차 스위치드 커패시터 ${\Sigma}{\Delta}$ 변조기로 구성된다. 이들 회로에는 저주파 잡음과 오프셋을 감소시키기 위한 correlated-double-sampling(CDS)와 chopper-stabilization(CHS) 기법이 적용되었다. 설계 결과 CVC는 150mV/g의 민감도와 0.15%의 비선형성을 갖는다. 설계된 ${\Sigma}{\Delta}$ 변조기는 입력전압 진폭이 100mV가 증가할 때, 출력의 듀티 싸이클은 10%씩 증가하며, 0.45%의 비선형성을 갖는다. 전체 회로의 민감도는 150mV/g이며, 전력소모는 5.6mW이다. 제안된 회로는 CMOS 0.35um 공정을 이용하여 설계하였고, 공급 전압은 3.3V이며, 동작 주파수는 2MHz이다. 설계된 칩의 크기는 PAD를 포함하여 $0.96mm{\times}0.85mm$이다.

• 한국정보통신학회논문지
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• 제14권1호
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• pp.197-204
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• 2010

본 논문은 저 전압 및 저 왜곡 스위치형 커패시터 (switched-capacitor, SC)를 적용한 새로운 형태의 몸체효과 보상형 스위치 구조를 제안한다. 제안된 회로는 저 전압 SC회로를 위해서 rail-to-rail 스위칭을 허용하며, 기존의 부트스트랩 된 회로 (19dB)보다 더 우수한 총 고조파 왜곡을 가진다. 설계된 2-1 캐스케이드 시그마 델타 변조기는 통신 송수신 시스템내의 오디오 코덱을 위한 고해상도 아날로그-디지털변환을 수행한다. 1단 폴드형 캐스코드 연산증폭기 및 2-1 캐스케이드 시그마 델타 변조기는 0.25 마이크론 이중 폴리 3-금속 표준 CMOS 공정으로 제작되었으며, 2.7V에서 동작한다. 연산증폭기의 1% 정착시간은 16 pF의 부하 용량에 대해 560ns를 보였다. 제작된 시그마 델타 변조기에 대한 검사는 비트 스트림 검사 및 아날로그 분석기를 이용하여 수행 되었다. 다이크기는 $1.9{\times}1.5\;mm^2$였다.

• 전기전자학회논문지
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• 제22권3호
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• pp.786-792
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• 2018

본 논문에서는 저전력 센서용 아날로그-디지털 변환기를 위한 cascade of integrator feedback (CIFB) 구조의 3차 시그마-델타 아날로그 모듈레이터가 제안된다. 제안된 시그마-델타 아날로그 모듈레이터는 gain-enhanced current-mirror 기반 증폭기를 사용하는 3개의 스위치 커패시터 적분기, 단일 비트 비교기, 그리고 비중첩 클럭 발생기로 구성된다. 160의 오버 샘플링 비율과 90.45dB의 신호 대 잡음비를 가지는 시그마-델타 아날로그 모듈레이터는 1.2V 공급 전압의 $0.11{\mu}m$ CMOS 공정으로 설계되며, $0.145mm^2$의 면적과 $341{\mu}W$의 전력을 소모한다.

• 전기전자학회논문지
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• 제18권2호
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• pp.263-271
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• 2014

본 논문에서는 모바일 기기의 배터리 전력관리 IC(Battery Management IC)에서 전압 및 온도를 측정하여 디지털 신호로 바꾸어 주는데 필요한 시그마-델타 모듈레이터를 설계하였다. 제안하는 이산-시간 시그마-델타 모듈레이터는 2차의 단일 비트 구조이고 0.13um CMOS 공정으로 제작되었다. 모듈레이터의 소모전류를 줄이기 위하여 switched-opamp 방식을 적용하여 설계하였다. 제안하는 모듈레이터는 오버 샘플링 비율이 256 일 때 256kHz의 클락 주파수에서 83-dB의 dynamic range와 81.7dB의 peak signal-to-(noise + distortion) ratio(SNDR)를 가진다. 3.3 V의 전원전압에서 0.66 mW의 전력을 소모하며 모듈레이터 코어의 면적은 $0.425mm^2$ 이다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.777-780
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• 2005

모바일 오디오 적용을 위한 저전력 ${\Sigma}{\Delta}$ Modulator 에 대한 설계와 layout 을 보였다. 전체 구조는 3 차 단일 피드백 루프이며, 해상도는 16bit 을 갖는다. 샘플링 주파수에 따른 Over-sampling Ratio 는 128(46kHz) 또는 64(96kHz) 가 되도록 하였다. 차동 구조를 사용한 3 차 ${\Sigma}{\Delta}$ modulator 내의 적분기에 사용된 Op-Amp 는 DC-Gain 을 높이기 위해서 Gain-boosting 기법이 적용되었다. ${\Sigma}{\Delta}$ modulator 의 기준 전압은 전류 모드 Band-Gap Reference 회로에서 공급이 되며, PVT(Process, Voltage, Temperature) 변화에 따른 기준 전압의 편차를 보정하기 위하여, binary 3bit 으로 선택하도록 하였다. DAC 에서 사용되는 단위 커패시터의 mismatch 에 의한 성능 감소를 막기 위해, DAC 신호의 경로를 임의적으로 바꿔주는 scrambler 회로를 이용하였다. 4bit Quantizer 내부의 비교기 회로는 고해상도를 갖도록 설계하였고, 16bit thermometer code 에서 4bit binary code 변환시 발생하는 에러를 줄이기 위해 thermometer-to-gray, gray-to-binary 인코딩 방법을 적용하였다. 0.18um CMOS standard logic 공정 내 thick oxide transistor(3.3V supply) 공정을 이용하였다. 입력 전압 범위는 2.2Vp-p,diff. 이며, Typical process, 3.3V supply, 50' C 시뮬레이션 조건에서 2Vpp,diff. 20kHz sine wave 를 입력으로 할 때 SNR 110dB, THD 는 -95dB 이상의 성능을 보였고, 전류 소모는 6.67mA 이다. 또한 전체 layout 크기는 가로 1100um, 세로 840um 이다.

• 한국통신학회논문지
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• 제40권1호
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• pp.9-15
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• 2015

S급 전력 증폭기 응용을 위한 CMOS 대역 통과 델타 시그마 변조기(BPDSM)와 캐스코드 E급 전력 증폭기를 설계 및 제작 하였다. 대역 통과 델타 시그마 변조기는 1 GHz의 샘플링 주파수로 250 MHz의 입력 신호를 펄스폭 변조 방식의 디지털 신호로 변조하며 양자화 잡음을 효과적으로 제거하였다. 대역 통과 델타 시그마 변조기는 25 dB의 SQNR을 가지며 1.2 V 전원 전압에서 24 mW의 전력을 소비한다. 캐스코드 E급 전력 3.3V 전원에서 동작하며 최대 18.1 dBm의 출력 전력을 가지며 25%의 드레인 효율을 보였다. 두 회로 모두 동부 0.11 um RF CMOS 공정으로 제작되었다.