• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 하계학술대회 논문집 A
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• pp.192-194
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• 2004

At present, application of PSS/E input data for power flow , stability and fault analysis consist of only 154kV and over data(except 22.9kV data). 22.9kV(5.C) Static Condenser is in operation and installation at 22.9kV Bus of 154kV Substation. however, we assume that 22.9kV 5.C install at 154kV Bus. so, we need to study and search about critical limit for 154kV Bus standard operating Voltage according to 22.9kV 5.C Modeling Site by PSS/E Ver28

• 한국통신학회논문지
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• 제32권11C호
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• pp.1102-1110
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• 2007

본 논문에서는 기존의 정진폭 다중 부호 이진 직교 (CAMB: Constant-Amplitude Multi-code Biorthogonal) 변조 이론을 적용한 변복조기를 프로그래밍 가능한 게이트 배열 (FPGA: Field-Programmable Gate Array)을 사용하여 설계하고 시스템 온 칩 (SoC: System on Chip)으로 구현하였다. 이 변복조기는 FPGA을 이용하여 타겟팅 한 후 보드실험을 통해 설계에 대한 충분한 검증을 거쳐 주문형 반도체 (ASIC: Application Specific Integrated Circuit) 칩으로 제작되었다. 이러한 12Mbps급 모뎀의 SoC를 위하여 ARM (Advanced RISC Machine)7TDMI를 사용하였으며 64K바이트 정적 램 (SRAM: Static Random Access Memory)을 내장하였다. 16-비트 PCMCIA (Personal Computer Memory Card International Association), USB (Universal Serial Bus) 1.1, 16C550 Compatible UART (Universal Asynchronous Receiver/Transmitter) 등 다양한 통신 인터페이스를 지원할 뿐 아니라 ADC (Analog to Digital Converter)/DAC (Digital to Analog Converter)를 포함하고 있어 실제 현장에서 쉽게 활용될 수 있을 것으로 기대된다.

• 전자공학회논문지
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• 제53권4호
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• pp.68-75
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• 2016

다중 프로세서 시스템-온-칩(Multi-Processor SoC, MPSoC)에서의 코어 및 IP 개수 증가 추세에 따라 병렬처리와 확장성에 유리한 인터커넥션 구조인 네트워크-온-칩(Network-on-Chip, NoC)이 등장하였다. 하지만 기존 IP를 재활용하기 위해서는 버스 프로토콜과 호환가능한 NoC에서의 지연시간을 최적화하기 위한 연구가 필요하다. 본 논문에서는 버스 프로토콜 호환 가능한 NoC 설계 시, 버스 프로토콜에서 특성이 다른 다수의 트랜잭션 단계에서 유발되는 홉 수와 경로 충돌의 대립관계로 인해 지연시간이 증가하는 문제를 주소 및 데이터 네트워크로 분리 설계함으로써 해결하였다. 모의실험으로 벤치마크 어플리케이션과 무작위 생성한 어플리케이션에서의 실험 결과를 통해 Mesh구조와 TopGen의 비정형 토폴로지와 비교했을 때, 평균 지연시간은 19.46% 및 실행시간은 10.55% 감소하였다.

• 전기전자학회논문지
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• 제28권1호
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• pp.116-122
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• 2024

AMBA AHB-Lite 버스는 저전력 및 경제성 측면에서 SoC에 널리 사용되는 온칩 버스 프로토콜이다. 하지만 이 프로토콜은 종단간 데이터 무결성을 위한 에러 검출 및 정정이 불가능하다. 이로 인해 자동차와 같이 열악한 환경에서 동작하는 경우에 데이터 변질과 시스템 불안정을 일으킬 수 있다. 이러한 문제를 해결하기 위해 본 논문에서는 AMBA AHB-Lite 버스에 SEC-DED(Single Error Correction-Double Error Detection)를 적용하는 방법을 제안한다. 이는 전송 중 발생하는 데이터 에러를 실시간으로 감지하고 정정하여 종단간 데이터 무결성을 강화한다. 시뮬레이션 결과, 에러가 일어나도 실시간으로 이를 감지하고 정정하여 차량용 온칩 버스에서 종단간 데이터 무결성을 강화하는 것을 확인하였다.

• ETRI Journal
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• 제43권3호
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• pp.471-482
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• 2021

Several code-division multiple access (CDMA)-based interconnect schemes have been recently proposed as alternatives to the conventional time-division multiplexing bus in multicore systems-on-chip. CDMA systems with a dynamic assignment of spreading codewords are particularly attractive because of their potential for higher bandwidth efficiency compared with the systems in which the codewords are statically assigned to processing elements. In this paper, we propose a novel distributed arbitration scheme for dynamic CDMA-bus-based systems, which solves the complexity and scalability issues associated with commonly used centralized arbitration schemes. The proposed arbitration unit is decomposed into multiple simple arbitration elements, which are connected in a ring. The arbitration ring implements a token-passing algorithm, which both resolves destination conflicts and assigns the codewords to processing elements. Simulation results show that the throughput reduction in an optimally configured dynamic CDMA bus due to arbitration-related overheads does not exceed 5%.

• 대한전기학회논문지:전력기술부문A
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• 제48권8호
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• pp.951-957
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• 1999

The saddle node bifurcation (SNB) and the distance voltage instability are valuable information in power system planning and operation. This paper presents a new efficient, robust and unified strategy to compute the SNB by the combined use of the continuation power flow (CPF), Point of Collapse (PoC) method, and the method of a pair of multiple load flow solutions (PMLFS) with Lagrange interpolation utilizing only their advantages: the approximate nose curves and critical loading are determined fast by Lagrange-interpolating two stable and two unstable solutions obtained by using the robust CPF and PMLFS; the exact SNB is computed by the quadratically converging PoC method. The proposed method has been tested on Klos-Kerner 11-bus, New England 30-bus, IEEE 118-bus and KEPCO 791-bus systems. The method is found to be so efficient that computation time for determining the SNB of the KEPCO 791-bus system is 17.82 sec by a notebook PC with 300 MHz Pentium processor.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2009년도 춘계학술발표논문집
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• pp.255-258
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• 2009

최근 EDA 툴의 기술적인 향상과 반도체 공정의 발달로 IC 설계자들은 RISC 프로세서, DSP 프로세서, 메모리 등 많은 IP가 하나로 집적되는 SoC구조가 가능해졌다. 하지만 기존에 사용되는 대부분의 SoC는 공유버스 구조를 가지고 있어, 병목현상이 발생하는 문제점을 가진다. 이러한 문제점은 SoC 내부의 IP들이 많을수록 SoC 플랫폼의 전체 성능이 저하되어, CPU 자체의 속도보다는 효율적인 통신에 의해 성능이 좌우된다. 본 논문에서는 공유버스의 단점인 병목현상을 줄이고 성능을 향상시키기 위하여 크로스바 스위치버스 구조를 제안한다. OpenRISC 프로세서, VGA/LCD 제어기, AC97 제어기, 디버그 인터페이스, 메모리 인터페이스로 구성되는 SoC 플랫폼의 WISHBONE 온칩 공유버스 구조와 크로스바 스위치 버스 구조의 성능을 비교한 결과, 기존의 공유버스보다 26.58%의 성능이 향상됨을 확인하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2012년도 추계학술발표대회
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• pp.649-651
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• 2012

본 논문에서는 Core-A를 이용한 실시간 영상 신호 처리 SoC 설계와 검증에 대해 기술한다. 영상 신호 처리를 위한 방식으로 SoC를 사용하였으며 영상 처리를 위한 ISP를 설계하였다. 영상 처리를 위한 마이크로프로세서는 코드밀도를 높이고 Verilog HDL을 사용하여 기술되어 여러 응용분야에서 최적화할 수 있는 국내에서 개발된 Core-A를 사용하였다. 본 논문에서 제안한 SoC는 Verilog HDL언어로 설계 되었고, 기본 SoC의 구조는 Core-A, AMBA Bus, ISP, Memory controller, Uart로 구성하였다. 구현된 SoC는 다양한 영상 신호 처리를 지원하여 향후 영상압축 인코더의 실시간 이미지 처리용 소스로 사용할 수 있고 신호 처리 알고리즘 검증용에도 유용하게 사용될 수 있을 것으로 보인다. 설계 검증을 위해 먼저 FPGA를 이용하여 검증하였으며 TSMC $0.18{\mu}m$ CMOS공정으로 합성한 결과 동작주파수는 50MHz, 전체 게이트 수 86.1k로 확인되었다.

• 한국통신학회논문지
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• 제29권4A호
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• pp.390-398
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• 2004

본 논문은 SoC 설계시 AMBA 버스와 다른 프로토콜을 갖는 IP간의 통신을 위한 인터페이스 설계를 위한 확장 STG 표현을 제안하며, 이를 적용하여 다양한 IP간의 통신을 위한 프로토콜 탐색 알고리즘과 인터페이스를 자동 생성하는 시스템의 구축을 제시한다. 시스템은 동기/비동기 전송타입, 데이터 사이즈 등이 서로 다른 프로토콜을 갖는 IP 간의 데이터 전송이 가능한 인터페이스 모듈을 생성한다. AMBA AHB 버스와 타겟 IP로써 비디오 디코더간의 매뉴얼한 인터폐이스 설계와 자동생성된 모듈간의 성능을 비교한 결과 burst 통신의 성능은 거의 차이를 보이지 않았다. Single 통신의 경우 매뉴얼한 설계에 비해 다소 떨어지는 성능을 보여줬으나 전체 IP의 면적을 고려할 때 극히 미미한 면적 증가만을 보였다.

• 전기전자학회논문지
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• 제20권3호
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• pp.333-336
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• 2016

차량 내 전자장치에서 효과적인 서브 버스로서 표준화된 저속 직렬 통신 프로토콜인 LIN(local interconnect network)이 개발되었다. 본 논문에서는 LIN 버전 2.2A를 기반으로 LIN 제어기를 Verilog HDL을 이용하여 구현하였다. 구현된 LIN 제어기는 FPGA에서 동작을 확인하였으며 IP 형태로 제공되어 SoC 시스템에 통합이 가능하다. 0.18um 공정에서 합성하였을 때의 게이트 수는 약 2,300 게이트이다.