• 한국결정성장학회지
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• 제5권2호
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• pp.100-108
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• 1995

SOI구조를 얻기 위한 방법의 한가지인 ZMR공정에 있어서 열전달은 계면의 위치와 모양을 결정하는 중요한 역할을 한다. 본 연구에서는 SOI구조를 얻기 위한 ZMR공정중의 열전달 공정을 모사할 수 있는 의사정상상태 2차원 ZMR모델을 수립하였다. 본 모델은 복사, 전도 그리고 대류 열전달을 포함하며, 고/액 계면의 위치를 결정한다. 모델로부터 구한 수치해는 실리콘 기판의 용융부에서의 유동장, 전체 SOR구조에서의 온도장 그리고 실리콘 박막과 기판에서의 고/액 계면의 위치를 포함한다. 여러 공정 변수들의 변화에 따른 온도장과 계면의 형상과 폭의 변화를 알아보았다.

• 센서학회지
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• 제15권1호
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• pp.1-6
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• 2006

We fabricated Si nano-wire MOSFET by using the conventional photolithography with a $1.5{\mu}m$ resolution. Si nano-wire was fabricated by using reactive ion etching (RIE), anisotropic wet etching and thermal oxidation on a silicon-on-insulator (SOI) substrate, and its width is 30 nm. Logarithmic circuit consisting of a NMOSFET and Si nano-wire MOSFET has been constructed for application to high-sensitivity image sensor. Its sensitivity was 1.12 mV/lux. The output voltage swing was 1.386 V.

• 한국전기전자재료학회논문지
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• 제16권12S호
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• pp.1232-1236
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• 2003

In this work, we fabricated a gas-sensing device based on porous silicon(PS), and its C-V properties were investigated for sensing alcohol vapor. The structure of the sensor consists of thin Au/oxidized PS/PS/P-Si/Al, where the p-Si is etched anisotropically to be prepared into a membrane-shape. We used alcohol gases vaporized from different alcohol (or ethanol) solutions mixed with pure water at 36$^{\circ}C$, similarly with an alcohol breath measurement to check drunk driving. As the result, I-V curves showed typical tunneling property, and C-V curves were shaped like those of a MIS (metal-insulator-semiconductor) capacitor, where the capacitance in accumulation was increased with alcohol vapor concentration.

• 대한전자공학회논문지SD
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• 제44권7호통권361호
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• pp.16-23
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• 2007

본 논문에서는 완전 공핍된 SOI형 대칭 이중게이트 MOSFET의 문턱 전압에 대한 간단한 해석적 모델을 제시하고자 실리콘 몸체 내의 전위 분포를 근사적으로 채널에 수직한 방향의 좌표에 대해 4차 다항식으로 가정하였다. 이로써 2차원 포아송 방정식을 풀어 표면 전위의 표현식을 도출하고, 이 결과로부터 드레인 전압 변화에 의한 문턱 전압의 roll-off를 비교적 정확하게 기술할 수 있는 문턱 전압의 표현식을 closed-form의 간단한 표현식으로 도출하였다. 도출된 표현식으로 모의 실험을 수행한 결과 $0.01\;[{\mu}m]$의 실리콘 채널 길이 범위까지 채널 길이에 지수적으로 감소하는 것을 보이는 비교적 정확한 결과를 얻을 수 있음을 확인하였다.

• 센서학회지
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• 제9권2호
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• pp.113-119
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• 2000

정류수 내 수소 가스를 감지할 수 있는 Pd 박막을 가진 Pd/Pt 게이트 MISFET 수소센서를 제조하였다. 감지게이트 MISFET와 기준 게이트 MISFET의 차동형 센서로 제작하여 MOSFET 고유의 드리프트를 최소화하였다. 수소유입으로 인한 드리프트는 $Si_3N_4/SiO_2$의 이중 게이트 절연막으로 줄였고, 수소에 의한 Pd의 격자 팽창에 의해 생기는 블리스터는 Pt을 넣어서 제거하였다. Pd 박막을 수소 여과기로 사용한 Pd/Pt 게이트 MISFET 센서로 측정한 결과 $0{\sim}500\;ppm$ 사이에서 선형적인 출력 특성을 얻을 수 있었다. 30 일간 $50^{\circ}C$의 정류수 속에서 장기안정도를 측정하였다. 전체적으로 감지 FET의 게이트 전압은 35 mV 상승하였고, 기준 FET는 48 mV 상승하여 안정한 특성을 나타내었다.

• 센서학회지
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• 제1권2호
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• pp.131-145
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• 1992

본 논문은 SOI트랜스듀서 및 회로를 위해, Si 직접접합과 M-C국부연마법에 의한 박막SOI구조의 형성 공정을 기술한다. 또한, 이러한 박막SOI의 전기적 및 압저항효과 특성들을 SOI MOSFET와 cantilever빔으로 각각 조사했으며, bulk Si에 상당한다는 것이 확인되었다. 한편, SOI구조를 이용한 두 종류의 압력트랜스듀서를 제작 및 평가했다. SOI구조의 절연층을 압저항의 유전체분리층으로 이용한 압력트랜스듀서의 경우, $-20^{\circ}C$에서 $350^{\circ}C$의 온도범위에 있어서 감도 및 offset전압의 변화는 자각 -0.2% 및 +0.15%이하였다. 한편, 절연층을 etch-stop막으로 이용한 압력트랜스듀서에 있어서의 감도변화를 ${\pm}2.3%$의 표준편차 이내로 제어할 수 있다. 이러한 결과들로부터 개발된 SDB공정으로 제작된 SOI구조는 집적화마이크로트랜스듀서 및 회로개발에 많은 장점을 제공할 것이다.

• 한국진공학회지
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• 제7권1호
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• pp.35-42
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• 1998

100keV $O^+$이온 빔에 의해 형성된 separation by implanted oxygen(SIMOX) silicon on insulator (SOI)의 열처리 전후의 계면 구조를 high resolution transmission electron microscopy(HRTEM)을 이용하여 관찰하였다. 실리콘 주입 온도 $550^{\circ}C$에서 ~$5\times 10^{17}\textrm{cm}^{-2}O^+$를 주입한 직후의 계면은 매우 거칠고 산화물 석출, stacking fault, coesite $SiO_2$ 상 석출물 등 여러 가지 형태의 결함들을 가지고 있었다. 반면, 이것을 $1300^{\circ}C$에서 열처리한 후의 계면은 매우 편편하고 잘 정의된 계면으로 변하였다. 열처리후의 계면은 HRTEM을 통해서 3keV$O_2^\;+$이온 빔에 의해 형성된 산화막 계면, 그리고 게이트 산화막으로 사용되는 ~ 6nm열 산화막 계면과 비교하여 볼 때 비슷한 수준의 roughness를 보여 주었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 하계학술대회 논문집 Vol.7
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• pp.99-100
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• 2006

Silicon-on-insulator(SOI) MOSFET with SiGe/Si heterostructure channel is an attractive device due to its potent use for relaxing several limits of CMOS scaling, as well as because of high electron and hole mobility and low power dissipation operation and compatibility with Si CMOS standard processing. SOI technology is known as a possible solution for the problems of premature drain breakdown, hot carrier effects, and threshold voltage roll-off issues in sub-deca nano-scale devices. For the forthcoming generations, the combination of SiGe heterostructures and SOI can be the optimum structure, so that we have developed SOI n-MOSFETs with SiGe/Si heterostructure channel grown by reduced pressure chemical vapor deposition. The SOI n-MOSFETs with a SiGe/Si heterostructure are presented and their DC characteristics are discussed in terms of device structure and fabrication technology.

• 대한금속재료학회지
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• 제50권8호
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• pp.613-618
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• 2012

We report on electrical and mechanical properties of silicon nitride ($SiN_x$) films deposited by a plasma enhanced chemical vapor deposition (PECVD) method at $200^{\circ}C$ from $SiH_4$ highly diluted in $N_2$. The films were also prepared from $SiH_4$ diluted in He for comparison. The $N_2$ dilution was also effective in improving adhesion of the $SiN_x$ films, fascilitating construction of thin film transistors (TFTs). Metal-insulator-semiconductor (MIS) and Metal-insulator-Metal (MIM) structures were used for capacitance-voltage (C-V) and current-voltage (I-V) measurements, respectively. The resistivity and breakdown field strength of the $SiN_x$ films from $N_2$-diluted $SiH_4$ were estimated to be $1{\times}10^{13}{\Omega}{\cdot}cm$, 7.4 MV/cm, respectively. The MIS device showed a hysteresis window and a flat band voltage shift of 3 V and 0.5 V, respectively. The TFTs fabricated by using these films showed a field-effect mobility of $0.16cm^2/Vs$, a threshold voltage of 3 V, a subthreshold slope of 1.2 V/dec, and an on/off ratio of > $10^6$.

• 한국인터넷방송통신학회논문지
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• 제10권6호
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• pp.243-249
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• 2010

본 논문에서는 대칭형 이중 게이트 MOSFET의 회로해석에 대한 등가모델을 제시하고자 해석적 모델을 연구하였다. 본 연구의 해석적 모델에 사용된 방법은 2차원 포아송 방정식의 해를 가정하여 표면 전위 관계식을 유도하여 실리콘 몸체 내의 전위분포를 풀어 드레인 전압 변화에 대한 문턱전압 관계식을 도출하였다. 단채널 및 장채널 실리콘 채널에서 모두 해석이 가능한 해석적 모델을 적용 가능하도록 하기 위해 MOSFET의 채널 길이에 따른 제한된 지수함수를 적용함으로써 수백 나노미터까지 해석이 가능한 대칭형 이중 게이트 MOSFET 해석적 모델을 연구하였다.