• 한국전자통신학회논문지
• /
• 제18권5호
• /
• pp.777-784
• /
• 2023

감지 증폭기는 메모리 설계에 필수적인 주변 회로로서, 작은 차동 입력 신호를 감지하여 디지털 신호로 증폭하기 위해 사용된다. 본 논문에서는 인 메모리 컴퓨팅 회로에서 활용 가능한 고속 감지 증폭기를 제안하였다. 제안하는 회로는 추가적인 방전 경로를 제공하는 트랜지스터 Mtail을 통해 감지 지연 시간을 감소시키고, m-GDI(:modified Gate Diffusion Input)를 적용하여 감지 증폭기의 회로 성능을 개선하였다. 기존 구조와 비교했을 때 감지 지연 시간은 16.82% 감소하였으며, PDP(: Power Delay Product)는 17.23%, EDP(: Energy Delay Product)은 31.1%가 감소하는 결과를 보였다. 제안하는 회로는 TSMC의 65nm CMOS 공정을 사용하여 구현하였으며 SPECTRE 시뮬레이션을 통해 본 연구의 타당성을 검증하였다.

• 한국항행학회논문지
• /
• 제11권2호
• /
• pp.163-169
• /
• 2007

본 논문에서는 x-ray 영상시스템의 영상을 획득하기 위하여 x-ray 발생기와 영상획득시스템 사이의 동기를 맞추어 주는 트리거 발생기를 연구분석 하였다. 무선 트리거 발생기는 디지털영상 획득시스템으로부터 영상획득의 시작을 지시할 수 있는 ACQ_START 신호와 영상획득의 끝을 알리는 ACC_END 신호를 발생시킬 수 있도록 설계하였다. 디지털 영상의 획득은 ACQ_START 신호와 ACQ_END 신호 사이의 시간동안에만 정확하게 이루어지며 무선 원격 x-ray 신호의 검출을 통하여 유선통신 프로토콜 없이 정확한 x-ray 영상의 획득이 가능하고 20 mAs 의 x-ray 레벨에서 3.5 line pair /mm 분해능을 나타냄을 확인하였다.

• 정보처리학회논문지A
• /
• 제9A권1호
• /
• pp.61-74
• /
• 2002

본 논문에서는 시간 제한 조건을 가진 자유 선택 신호 전이 그래프로부터 비동기 회로를 합성하는 방법을 기술한다. 이 방법에서는 상태 그래프를 생성하지 않고 신호 전이 그래프로부터 직접 신호 전이들간의 관계를 구하여 비동기 회로를 합성한다. 본 논문의 합성 방법에서는 자유 선택 신호 전이 그래프를 선택 행위가 없는 결정성 신호 전이 그래프에 대하여 타이밍 분석을 수행하여 임의의 두 신호 전이 사이의 시간 제약 병렬 관계와 시간 제약 인과 관계를 구한다. 다음에는 이 관계들을 이용하여 각 결정성 신호 전이 그래프에 대한 합성을 수행하고 그 결과를 합병함으로써 전체 회로를 합성한다. 실험 결과에 의하면 본 논문에서 제안한 합성 방법은 상태 공간이 큰 회로에 대하여 현저하게 합성시간을 단축시킬 수 있을 뿐 만 아니라 기존의 상태 그래프 기반 합성 방법과 비교하여 거의 같은 면적의 회로를 합성한다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제11권4호
• /
• pp.238-246
• /
• 2011

A 3-5 GHz UWB radar chip in 0.13 ${\mu}m$ CMOS process is presented in this paper. The UWB radar transceiver for surveillance and biometric applications adopts the equivalent time sampling architecture and 4-channel time interleaved samplers to relax the impractical sampling frequency and enhance the overall scanning time. The RF front end (RFFE) includes the wideband LNA and 4-way RF power splitter, and the analog signal processing part consists of the high speed track & hold (T&H) / sample & hold (S&H) and integrator. The interleaved timing clocks are generated using a delay locked loop. The UWB transmitter employs the digitally synthesized topology. The measured NF of RFFE is 9.5 dB in 3-5 GHz. And DLL timing resolution is 50 ps. The measured spectrum of UWB transmitter shows the center frequency within 3-5 GHz satisfying the FCC spectrum mask. The power consumption of receiver and transmitter are 106.5 mW and 57 mW at 1.5 V supply, respectively.

• 한국융합학회논문지
• /
• 제7권3호
• /
• pp.77-85
• /
• 2016

음향 전력 증폭기의 출력단에서 발생하는 비선형성을 보상하는 디지털 신호 처리 기술을 제안하고 그 모의실험 결과를 제시한다. 음향 전력 증폭기에 사용되는 소자에 의한 비선형성을 간접학습구조와 적응형 필터로 구성되는 디지털 신호 처리 기술로 보상한다. 적응형 필터를 사용함으로써 증폭기의 비선형 특성이 시간적으로 변하더라도 이를 적응적으로 보상할 수 있다. 모의실험 결과 전치 보상기는 3 차의 다항식으로 구현할 수 있으며 홀수차 비선형성을 효과적으로 제거할 수 있음을 보였다. 짝수 차 비선형은 출력 신호에 존재하는 직류 옵셋이 가장 큰 부분을 차지하며 이는 제안하는 기술로는 제거가 어려우므로 바이어스 회로 설계 시 유의해야 한다. 제안하는 기술은 아날로그 시스템의 본질적 특성 결함을 디지털 신호 처리 기술로서 보상할 수 있음을 보여준다.

• 한국통신학회논문지
• /
• 제31권8C호
• /
• pp.806-815
• /
• 2006

디지털 변복조 장치에는 디지털 신호의 표본화 속도를 변환시키는 표본화 속도 변환기(SRC: sample rate converter)가 필요한데, 여기에 사용되는 저역필터의 구현 문제를 연구하였다. 표본화 속도 변환율이 클 경우에는 저역필터의 신호처리 연산량이 많아져서 구현에 부담이 되므로 연산량을 감소시키는 방안이 중요하다. 본 논문에서는 이 필터를 2 단의 직렬 필터로 분할하여 구현하는 설계 방법을 제시하였고, 1 단 구조의 단일 필터로 구현하였을 경우에 비교하여 신호처리 연산량이 감소되는 것을 확인하였다. 표본화 속도 변환율이 증가할수록 2 단분할 방안에 의한 연산량 감소 효과는 증가하며, 변환율이 32 에서는 72 %까지 감소되는 것을 확인하였다. 변환율을 2 단으로 분할함에 있어서도 인수의 조합에 따라서 감소 효과가 다르게 나타났으므로, 여러 변환율에 대하여 최적 성능의 분할율을 조사하였다. 저역필터는 다상 필터 구조를 갖는 FIR 필터를 대상으로 하였으며, 필터계수의 설계는 Parks-McCllelan 알고리즘을 이용하였다.

• 전기학회논문지
• /
• 제63권3호
• /
• pp.418-424
• /
• 2014

A large number of wire rope has been used in various industries such as cranes and elevators. When wire used for a long time, wire defects occur such as disconnection and wear. It leads to an accident and damage to life and property. To prevent this accident, we proposed a wire rope fault detection system in this paper. We constructed the whole system choosing the leakage fault detection method using hall sensors and the method is simple and easy maintenance characteristics. Fault diagnosis and analysis were available through analog filter and amplification process. The amplified signal is transmitted to the computer through the data acquisition system. This signal could be obtained improved results through the digital filter process.

• 한국정밀공학회지
• /
• 제16권7호
• /
• pp.32-39
• /
• 1999

Digital signal processor (DSP) is used to obtain the peak value and the time difference of ultrasonic signals, to make digital filter, and to derive mathematical transformation from analog circuit. In this study, C-scan system and control program have been developed to high speed data acquisition. This system consists of signal processing parts (DSP, oscilloscope, pulser/receiver, digitizer), scanner, and control program. The developed system has been applied to a practical ultrasonic testing in overlay weld, and demonstrated high speed with precision

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1995년도 하계학술대회 논문집 B
• /
• pp.616-619
• /
• 1995

This paper describes developement of on-line system for vibration signal analysis. In the power system, the main reason of transformer fault is due to a large amount of current by a short-circuit and a ground-fault. The electromagnetic force caused by fault-current deforms transformer windings and results in vibration pattern change. Therefore if the continuous on-line vibration monitoring on transformer is performed, an incipient failure can be detected. The developed system is composed of data acquisition devices, user interface program, signal processing program, diagnosis and trend analysis program, self diagnosis program and communication program.

• 한국통신학회논문지
• /
• 제38C권7호
• /
• pp.623-629
• /
• 2013

본 논문에서는 뇌파 전송 프로토콜 설계하고 이를 검증할 테스트 플랫폼 제작 결과를 소개한다. 건식 전극에서 검출된 뇌파는 인접한 ADC(analog-to-digital converter)를 거쳐 디지털 신호로 변환되고, 각 센서 노드에서 디지털 신호로 변환된 뇌파는 $I^2C$(inter-integrated circuit) 프로토콜을 통해서 DSP(digital signal processor) 플랫폼으로 전송된다. DSP 플랫폼에서는 뇌파 전처리 알고리즘 수행 및 뇌 특성 벡터 추출 등의 기능을 수행한다. 본 연구에서는 각 채널당 10비트 또는 12비트 ADC를 사용하여 최대 16채널의 데이터를 전송하기 위하여 $I^2C$ 프로토콜을 적용하였다. 실험결과 4바이트 데이터 버스트전송을 수행하면 통신오버헤드가 2.16배로 측정이 되어 10 비트 또는 12 비트 1 ksps ADC를 16채널로 사용시 총 데이터전송율이 각각 345.6 kbps, 414.72 kbps 로 확인되었다. 따라서 400 kbps 고속전송모드 $I^2C$를 사용할 경우 ADC 비트에 따라서 슬레이브와 마스터의 채널비가 각각 16:1, $(8:1){\times}2$ 로 되어야 한다.