• 대한전자공학회논문지SD
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• 제44권5호
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• pp.21-28
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• 2007

본 논문에서는 2차원 Poisson 방정식의 풀이에 의한 submicron 급 단 채널 n-InAlAs/InGaAs HEMT의 전류-전압 특성 도출에 관한 해석적 모델을 제안하였다. InAlAs 및 InGaAs층 내에서 2차원 Poisson 방정식의 해법으로 2차원적 전위 변화를 채널 전류의 연속조건과 consistent하게 도출하기 위해서 InGaAs 영역에 형성된 양자우물 형태의 채널을 통해 흐르는 전자에 대한 전계-의존 이동도를 고려하였다. 도출된 표현식은 동작 전압 전 구간의 영역과 장/단 채널 소자에 대하여 일괄적으로 적용될 수 있을 것으로 보이며, 본 논문에서 제안한 단 채널 n-InAlAs/InGaAs HEMT의 2차원 전계 효과에 대한 해석적 모델은 기존의 모델에서 submicron 대의 짧은 채널 길이일 때 정확도가 저하되거나 Early 효과에 대한 설명이 미흡한 것에 비해 드레인 전압의 증가에 따른 드레인 포화 전류의 증가 및 문턱전압의 감소 현상 등을 보다 물리적으로 적절히 설명할 수 있음을 보이고 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 하계학술대회 논문집 C
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• pp.1357-1359
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• 2001

0.2${\mu}m$ 이하의 최소 선폭을 가지는 소자를 구현할 때 drain induced barrier lowering (DIBL)이나 hot electron effect와 같은 short channel effect (SCE)가 나타나며 이로 인하여 소자의 신뢰성이 악화되기도 한다. 이를 개선하기 위한 방법 중 하나가 silicon selective epitaxial growth (SEG)를 이용한 elevated source/drain (ESD) 구조이다. 본 연 구에서는 silicon selective epitaxial growth를 이용하여 elevated source/drain 구조를 갖는 MOSFET 소자와 일반적인 MOSFET 구조를 갖는 소자와의 차이를 elevated source/drain의 높이 변화에 따른 전류 전압 특성을 이용하여 비교, 분석하였으며 그 결과 elevated source/drain 구조가 short channel effect를 감소시킴을 확인할 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권6호
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• pp.585-593
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• 2015

In the nanoscale regime, many multigate devices are explored to reduce their size further and to enhance their performance. In this paper, design of a novel device called, Triple Material Surrounding Gate Tunnel Field effect transistor (TMSGTFET) has been developed and proposed. The advantages of surrounding gate and tunnel FET are combined to form a new structure. The gate material surrounding the device is replaced by three gate materials of different work functions in order to curb the short channel effects. A 2-D analytical modeling of the surface potential, lateral electric field, vertical electric field and drain current of the device is done, and the results are discussed. A step up potential profile is obtained which screens the drain potential, thus reducing the drain control over the channel. This results in appreciable diminishing of short channel effects and hot carrier effects. The proposed model also shows improved ON current. The excellent device characteristics predicted by the model are validated using TCAD simulation, thus ensuring the accuracy of our model.

• 한국정보통신학회논문지
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• 제18권1호
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• pp.123-128
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• 2014

본 연구에서는 이중게이트 MOSFET의 채널크기 변화에 따른 문턱전압이하 전류의 변화를 분석하였다. 이를 위하여 단채널 효과를 감소시킬 수 있는 나노소자인 이중게이트 MOSFET에 대한 정확한 해석학적 분석이 요구되고 있다. 채널 내 전위분포를 구하기 위하여 포아송방정식을 이용하였으며 이때 전하분포함수에 대하여 가우시안 함수를 사용하였다. 가우시안 함수의 변수인 이온주입범위 및 분포편차 그리고 채널크기 등에 대하여 문턱전압이하 전류 특성의 변화를 관찰하였다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 문턱전압이하 전류 특성을 분석하였다. 분석결과, 문턱전압이하 전류는 채널크기 및 가우시안 분포함수의 변수 등에 크게 영향을 받는 것을 관찰할 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 춘계학술대회
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• pp.753-756
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• 2013

본 연구에서는 이중게이트 MOSFET의 채널크기 변화에 따른 문턱전압이하 전류의 변화를 분석하였다. 이를 위하여 단채널 효과를 감소시킬 수 있는 나노소자인 이중게이트 MOSFET에 대한 정확한 해석학적 분석이 요구되고 있다. 채널 내 전위분포를 구하기 위하여 포아송방정식을 이용하였으며 이때 전하분포함수에 대하여 가우시안 함수를 사용하였다. 가우시안 함수의 변수인 이온 주입범위 및 분포편차 그리고 채널크기 등에 대하여 문턱전압이하 전류 특성의 변화를 관찰하였다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 문턱전압이하 전류 특성을 분석할 것이다. 분석결과, 문턱전압이하 전류는 채널크기 및 가우시안 분포함수의 변수 등에 크게 영향을 받는 것을 관찰할 수 있었다.

• 대한기계학회논문집
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• 제17권2호
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• pp.438-444
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• 1993

The circuit board of an electronic equipment were simulated with a vertical channel which had thermal blocks protruded from one of the channel walls. A rought front plate was made of a circuit board attached with short wires to simulate the back side of a printed circuit board. Natural convection experiments were carried out to study the effects of channel space and rough front plate and to find the suitable characteristic value after the fourth row. The effect of a rough front plate was negligble. There were negligible effects of the channel space on the first and second heaters. Heat transfer coefficients after the third row decreased as the channel space decreased. Heat transfer coefficients were almost constant for larger than 20 mm channel space. A characteristic length was suggested to non-dimensionalize Nu and Ra numbers in a vertical channel with protruded heaters. A correlation was obtained using the new characteristic lengths.

• Journal of information and communication convergence engineering
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• 제8권1호
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• pp.107-111
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• 2010

This paper has presented the dependence of the threshold voltage on back gate bias and drain voltage for FinFET. The FinFET has three gates such as the front gate, side and back gate. Threshold voltage is defined as the front gate bias when drain current is 1 micro ampere as the onset of the turn-on condition. In this paper threshold voltage is investigated into the analytical potential model derived from three dimensional Poisson's equation with the variation of the back gate bias and drain voltage. The threshold voltage of a transistor is one of the key parameters in the design of CMOS circuits. The threshold voltage, which described the degree of short channel effects, has been extensively investigated. As known from the down scaling rules, the threshold voltage has been presented in the case that drain voltage is the 1.0V above, which is set as the maximum supply voltage, and the drain induced barrier lowing(DIBL), drain bias dependent threshold voltage, is obtained using this model.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.97-98
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• 2006

For high performance transistor in the 0.14um generation, high speed sram is using a weak region of SCE(Short Channel Effect). It causes serious SCE problem (Vth Roll-Off and Punch-Through etc). This paper shows improvement of Vth roll-off and Ion/Ioff characteristics through high concentration Pocket implant, LDD(Light Dopped Dram) and low energy Implant to reduce S/D Extension resistance. We achieve stabilized Vth and Improved transistor Ion/Ioff performance of 10%.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2002년도 하계종합학술대회 논문집(2)
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• pp.193-196
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• 2002

This paper presents the improvement of the boron penetration and the reverse short channel effect (RSCE) in the 130nm W/WNx/Poly-Si dual gate PMOSFET for a high performance embedded DRAM. In order to suppress the boron penetration, we studied a range in the process heat budget. It has shown that the process heat budget reduction results in suppression of the boron penetration. To suppress the RSCE, we experimented with the halo (large tilt implantation of the same type of impurities as those in the device well) implant condition near the source/drain. It has shown that the low angle of the halo implant results in the suppression of the RSCE. The experiment was supported from two-dimensional(2-D) simulation, TSUPREM4 and MEDICI.

• 한국정보통신학회논문지
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• 제17권4호
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• pp.917-921
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• 2013

본 연구에서는 이중게이트 MOSFET의 전도중심에 따른 항복전압의 변화를 분석하였다. DGMOSFET에 대한 단채널효과 중 낮은 항복전압은 소자동작에 저해가 되고 있다. 항복전압분석을 위하여 포아송방정식의 분석학적 전위분포를 이용하였으며 이때 전하분포함수에 대하여 가우시안 함수를 사용함으로써 보다 실험값에 가깝게 해석하였다. 소자 파라미터인 채널길이, 채널두께, 게이트 산화막 두께 그리고 도핑농도 등에 대하여 전도중심의 변화에 대한 항복전압의 변화를 관찰하였다. 본 연구의 모델에 대한 타당성은 이미 기존에 발표된 논문에서 입증하였으며 본 연구에서는 이 모델을 이용하여 항복전압특성을 분석하였다. 분석결과 항복전압은 소자파라미터에 에 대한 전도중심의 변화에 크게 영향을 받는 것을 관찰할 수 있었다.