• 대한전자공학회논문지SD
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• 제45권6호
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• pp.28-36
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• 2008

본 논문에서는 UHF 대역 RFID 태그(tag) 칩을 위한 저전력 CMOS 아날로그 회로를 설계하였다. 설계된 아날로그 front-end 블록은 국제표준인 ISO/EC 18000-6C 표준규격을 따르며, 성능테스트를 위한 메모리 블록을 포함하고 있다. 모든 회로를 1V에서 동작하도록 하여 세부 회로들의 전력소모를 최소화 하였으며, 보다 적은 전류소모로 정확한 복조를 위해 전류 모드 슈미트 트리거를 이용한 ASK 복조기를 제안 하였다. 설계된 회로는 $0.18{\mu}m$ CMOS 공정을 이용하여 칩으로 제작되었으며, 측정결과 최소 $0.25V_{peak}$ 입력으로 동작 가능하였고, 1V 전원전압에서 $2.63{\mu}A$의 전류소모를 갖는다. 칩 면적은 $0.12mm^2$이다.

• 전자공학회논문지T
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• 제35T권1호
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• pp.48-58
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• 1998

본 논문은 센서에서 수반되는 기생용량과 온도 드리프트 및 누설전류의 영향을 경감하기 위한 C-V변환회로 및 C-V변환회로에 관한 실험결과를 제시하고, 또한 논문에서 제안한 센싱 주파수를 기준주파수로 나누어줌으로써 상기 영향들을 줄일 수 있는 새로운 인터페이스 회로를 제시한다 이 회로는 용량비의 출력신호를 디지털 방식으로 16진수로 계수 함으로써 신호의 전송이나 컴퓨터 처리가 쉬울 뿐 아니라 비트수의 증가에 따라 분해 능을 향상시킬 수 있는 이점도 있다. 시작한 인터페이스 회로의 C-V 및 C-F 변환회로에서 전원전압 4.0V, 피이드백 커패시턴스10pF, 압력 0∼10 KPa범위에서 감도는 각각 28 ㎷/㎪·V, -6.6 ㎐/㎩로서 양호하였고, 온도 드리프트 특성은 0.051 %F.S./℃ 및 0.078 %F.S./℃로서 크게 개선되었다.

• 한국정보통신학회논문지
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• 제12권1호
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• pp.130-136
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• 2008

본 논문에서는 $UHF(860{\sim}960MHz)$ 대역 RFTD 태그(tag) 칩을 위한 저전력 고성능 아날로그 회로를 설계하였다. 설계된 아날로그 front-end 블록은 국제표준인 ISO/IEC 18000-6C(EPCglobal class1 generation2) 표준규격을 따르며, 성능테스트를 위한 메모리 블록을 포함하고 있다. 모든 회로를 1V에서 동작하도록 하여 세부 회로들의 전력소모를 최소화하였으며, 보다 정확한 복조를 위해 전류모드 슈미트 트리거를 포함한 ASK 복조기를 제안하였다. 제안된 복조기는 0.014% 복조오차를 갖는다. 설계된 회로를 0.18um CMOS 공정 변수를 이용하여 모의실험 한 결과 최소 $0.2V_{peak}$ 입력으로 동작 가능하며, 1V 전원전압에서 $2.63{\mu}A$의 전류소모를 갖는다. 칩 면적은 $0.12mm^2$이다.

• 한국산업융합학회 논문집
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• 제25권3호
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• pp.423-431
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• 2022

The UPS(Uninterruptible Power Supply) system operates in the battery charging mode when the grid is normal, and in the UPS mode, which is the battery discharge mode when a grid error occurs. Since the UPS must supply the same voltage as the grid to the load within 4 [ms] in case of a grid error, the switching time and power recovery time should be short when controlling the output voltage and current of the UPS, and the power failure detection time is also important. The power outage detection algorithm using DFT(Discrete Fourier Transform) proposed in this paper compares the grid voltage waveform with the voltage waveform including the 9th harmonic generated through DFT using Schmitt trigger to detect power outage faster than the existing power outage monitoring algorithm. There are advantages. Therefore, it is possible to supply instant and stable power when switching modes in the UPS system. The multi-power-applied UPS system proposed in this paper uses DFT, which is faster than the conventional blackout monitoring algorithm in detecting power failure, to provide stable power to the load in a shorter time than the existing power outage monitoring algorithm when a system error occurs. The detection method was applied. The changeover time of mode switching was set to less than 4 [ms], which is 1/4 of the system cycle, in accordance with KSC 4310 regulation, which was established by the Industrial Standards Council on the regulation of uninterruptible power supply. A 10 [kW] UPS system in which commercial voltage, vehicle generator, and auxiliary diesel generator can be connected to each of the proposed transfer devices was constructed and the feasibility was verified by conducting an experiment.

• 대한전자공학회논문지SD
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• 제42권5호
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• pp.31-38
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• 2005

본 논문에서는, UTMI호환 USB2.0 PHY 칩의 구조와 세부 설계 내용 전반에 대하여 기술하였다. 노이즈 채널 환경에서, 수신데이터의 유효성을 판단하기 위한 방법으로 squelch 상태 검출 회로 및 전류모드 슈미트-트리거 회로를 설계하였으며, 레플리카 바이어스 회로를 사용한 온칩 종단(ODT) 회로와, 480Mbps 데이터 송신을 위한 전류모드 차동 출력 구동회로를 설계하였다. 또한, 플레시오크로너스 클럭킹 방식을 사용하는 USB 시스템에서, 송수신단 사이의 주파수 차이를 보상하기 위하여, 클럭데이터 복원회로와 FIFO를 사용한 동기화 회로를 설계하였다. 네트웍 분석기를 이용한 손실전송선(W-model) 모델 파라미터를 측정을 통해 추출하였으며, 설계를 위한 시뮬레이션 과정에 활용하였다. 설계된 칩은 0.25um CMOS 공정으로 제작하였으며, 이에 대한 측정 결과를 제시하였다. IO패드를 제외한 칩의 코어 면적은 $0.91{\times}1.82mm^2$ 이었고, 2.5V 전원전압에서 전체 전력소모량은, 480MHz 동작 시 245mW, 12MHz 동작 시 150mW로 시뮬레이션 되었다.

• 대한전자공학회논문지SD
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• 제45권10호
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• pp.7-14
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• 2008

본 논문에서는 $1.0{\mu}m$ BCD 650V 공정을 이용하여 향상된 잡음 내성과 높은 전류 구동 능력을 갖는 고전압 구동 IC를 설계하였다. 설계된 고전압 구동 IC는 500kHz의 고속 동작이 가능하고, 입력 전압의 범위가 최대 650V이다. 설계된 IC에 내장된 상단 레벨 쉬프터는 잡음 보호회로와 슈미트 트리거를 포함하고 있으며 최대 50V/ns의 높은 dv/dt 잡음 내성을 가지고 있다. 또한 설계된 숏-펄스 생성회로가 있는 상단 레벨 쉬프터의 전력 소모는 기존 회로 대비 40% 이상 감소하였다. 이외에도 상 하단 파워 스위치의 동시 도통을 방지하는 보호회로와 구동부의 전원 전압을 감지하는 UVLO(Under Voltage Lock-Out) 회로를 내장하여 시스템의 안정도를 향상시켰다. 설계된 고전압 구동 IC의 특성 검증에는 Cadence사의 spectre 및 PSpice를 이용하였다.

• 전기전자학회논문지
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• 제22권4호
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• pp.1006-1011
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• 2018

본 논문은 멀티비트 플라잉 커패시터의 전압제어를 이용한 3-레벨 벅 변환기를 제안한다. 기존의 3-레벨 벅 변환기는 플라잉 커패시터 전압을 제어하지 못하여 동작이 불안정하거나 플라잉 커패시터 전압을 제어하는 회로가 PWM방식에 적용되지 못하는 문제가 있었다. 또한 부하전류에 증가할 때 인덕터 전압에 오차가 발생하였다. 본 논문에서 제안하는 구조는 입력이 4개인 차동증폭기와 공통모드 피드백 회로를 이용하여 PWM모드에서 플라잉 커패시터 전압을 제어할 수 있다. 또한 3비트 플라잉 커패시터 전압 제어회로를 제안하여 부하전류에 따른 3-레벨 벅 변환기의 동작을 최적화할 수 있으며 슈미트 트리거 회로를 이용한 삼각파 생성 회로를 제안하였다. 제안하는 3-레벨 벅 변환기는 $0.18{\mu}m$ CMOS 공정으로 설계되었으며 2.7~3.6V의 공급 전압 범위와 0.7V~2.4V의 출력 전압 범위를 갖는다. 동작 주파수는 2MHz, 부하전류 범위는 30mA~500mA이며 출력 전압 리플은 최대 32.5mV로 측정되었다. 측정 결과 130mA의 부하전류에서 약 85%의 최대 전력변환 효율을 보인다.