• 한국전기전자재료학회논문지
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• 제26권2호
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• pp.92-97
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• 2013

In this paper the author proposes a method of implementing a numerical model for threshold voltage ($V_{th}$) shift in organic thin-film transistors (OTFTs) into SPICE tools. $V_{th}$ shift is first numerically modeled by dividing the shift into sequentially ordered groups. The model is then used to derive a simulations model which takes into simulation parameters and calculation complexity. Finally, the numerical and simulation models are implemented in AIM-SPICE. The SPICE simulation results agree well with the $V_{th}$ shift obtained from an OTFT fabricated without any optimization. The proposed method is also used to implement the stretched-exponential time dependent $V_{th}$ shift in AIM-SPICE and the results show the proposed method is applicable to various types of $V_{th}$ shifts.

• 한국통신학회논문지
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• 제24권12A호
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• pp.1985-1991
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• 1999

본 논문은 HANbit ACE64 ATM 교환기 시스템의 데이터 경로인 IMI(Inter Module Path)에 사용되는 고속 전송선로인 Twinax 케이블을 two-port lumped Spice-network 모델로 구현하기 위해 lumped 네트워크 요소와 수학적 함수를 사용하여 개발하였다. 사용된 요소들은 저항성분과 주파수의존 전압제어 소스로 구성되어 있고 Hspice 수학적 함수인 FREQ, DELAY, POLY를 사용하여 구현하였다. 구현된 모델을 사용하여 케이블 길이와 종류에 따른 각종 노이즈 분석을 실시하여 그 특성을 비교 분석하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2021년도 추계학술대회
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• pp.634-636
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• 2021

이번 연구에서는 피드백 전계 효과 트랜지스터(feedback field-effect transistor, FBFET)의 메크로 모델링에 대한 연구를 SPICE 시뮬레이터를 통해 진행했다. 기존에 제시된 FBFET의 메크로 모델은 두 개의 회로로 구성돼 있으며, 하나는 전하 축적 기능을 구현한 회로이며 다른 하나는 전류 생성 회로이다. 기존 전류 생성회로는 I_DS-V_GS 특성만 구현 가능하여 회로 예측에 어려움이 있다. 이를 해결하기 위해 전류 생성 회로에 다이오드를 추가함으로 I_DS-V_DS 특성까지 구현 가능한 모델을 제시한다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.7-12
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• 2007

고휘도 LED(Light-Emitting Diode)를 구현하기 위한 칩 설계의 최적화에 이용할 수 있는 SPICE 기반의 LED 3차원 회로 모델을 개발하였다. 본 모델은 LED를 일정한 면적의 픽셀로 구획하고, 각각의 픽셀은 n-전극, n-형 반도체, p-형 반도체, 및 p-전극 등의 일반적인 LED 레이어 구조를 반영하는 회로망으로 나타낸다. 개별의 박막 층과 접촉 저항은 저항 네트웍으로, pn-접합부는 일반적인 pn-접합 다이오드로 각각 모델링 한다. 별도의 테스트 패턴을 이용하여 독립적으로 추출한 파라미터를 이용한 시뮬레이션 결과는 실험 결과와 정확하게 일치함을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1057-1060
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• 1998

Power Dissipation and circuit speed become the most importance parameters in VLSI system maximum power dissipation for VLSI system design. We remodeled CMOS inverter according to the operating region, saturation region or linear regin, and calculate maximum power dissipation point of CMOS inverter. The result of proposed maximum power dissipation model compared with those from SPICE simulation which results that the proposed maximum power dissipation model has the error rate within 10% to SPICE simulation.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1993년도 하계학술대회 논문집 B
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• pp.715-717
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• 1993

Resonant Inverter is analyzed by means of widely available software such a SPICE. In this paper, macro-model of RDCLI is used which is based on converter switch function rather than actual circuit configuration. Computer memory and nm time are greatly reduced compared to micro-model by using macro-model. System overall performance including control strategy and harmonic characteristics can be analyzed easily. This method is suited for stead state analysis and transition analysis at system level.

• 전자공학회논문지D
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• 제36D권5호
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• pp.54-61
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• 1999

SPICE MOS 모델을 외부 다이오드를 추가하는 방식을 사용하여, 기판 분포저항을 고려한 MOS 트랜지스터의 매크로 모델 형태를 제안하였다. 본 매크로 모델을 사용하여 W=200㎛, L=0.8㎛의 NMOS 트랜지스터를 기준으로 시행한 s-파라미터의 시뮬레이션치를 s-파라미터 측정치에 fitting 하는 과정을 통해 RF 영역에 적용 가능한 모델 세트를 확보하고 RF 영역에서의 기판 저항의 분포 효과를 분석하였다. s-파라미터로부터 환산된 AC 저항 및 커패시턴스와 같은 물리적 파리미터의 시뮬레이션치를 측정치와 비교함으로써 시뮬레이션된 s-파라미터의 신빙성을 확인하였다. 10GHz 이하의 주파수 영역에 대해서는 접합 다이오드가 포함되어 있는 기존 SPICE의 MOS 모델을 그대로 사용하고 게이트 노드와 기판 노드에 적절한 lumped 저항 한 개씩을 추가하는 간단한 형태의 매크로 모델을 사용하는 것이 적절하다고 판단된다.

• 대한전자공학회논문지SD
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• 제40권4호
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• pp.1-12
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• 2003

본 논문에서는 과도상태 회로 시뮬레이션에서 각각의 단일전자 트랜지스터 (Single electron transistor: SET)가 독립적으로 다루어질 수 있는 영역을 체계적으로 조사했다. Interconnection 정전용량이 충분히 큰 회로의 과도상태 시뮬레이션에서도 정상상태 경우와 마찬가지로 각각의 SET가 독립적으로 다뤄질 수 있음을 찾았다. 그러나, 각각의 SET들이 서로 독립적으로 다뤄질 수 있는 interconnection의 부하정전용량은 정상상태보다 약 10배 정도 크다. 이런 조건에서 SPICE에 적용 가능한 단일전자 트랜지스터 (Single electron transistor: SET)의 과도상태 compact 모델을 제시한다. 이 모델은 SPICE main routine의 admittance 행렬과 전류 행렬 구성 요소를 효율적으로 만들기 위해 새롭게 개발된 등가회로 접근방식에 기초한다. 과도상태 모델은 전자우물 안의 전자 개수를 정확히 계산하기 위해서 시변 master 방정식 solver를 각각 포함한다. 이 모델을 이용해서 단일전자 회로 및 단일전자 소자/회로와 CMOS 회로가 결합한 SET/CMOS hybrid 회로를 성공적으로 계산했다. SPICE에 적용된 기존의 시뮬레이터의 결과와 비교해서 상당히 일치하며 CPU 계산 시간도 더 짧아짐을 보인다.

• E2M - 전기 전자와 첨단 소재
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• 제6권3호
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• pp.261-268
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• 1993

LIGBT의 전압-전류 특성을 디자인 파라미터와 공정 파라미터를 포함한 SPICE Simulation으로 확인하였다. 중요한 파라미터는 p-body와 n$^{-}$층 그리고 p$^{+}$ 애노드로 구성된 pnp bipolar transistor의 수평전류이득이었다. 이 전류 이득은 Ebers-Moll등식으로 얻었다. LIGBT의 On 저항은 채절 저항(R$_{E}$ )과 인가된 게이트 전압에 종속되는 유효 벌크 저항(R2)으로 구성되며 On 저항의 해석과 모델링은 디바이스의 디자인 조건을 최적화하기 위해서 기하학적 구조와 도핑 프로파일에 따른 물리적 특성으로부터 전개하여 특성해석을 위한 모델링을 실시하여 제시하였다.

• 전자공학회논문지
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• 제49권12호
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• pp.194-200
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• 2012

본 논문에서는 SPICE 시뮬레이션을 위한 고전압 insulated gate bipolar transistor(IGBT)의 개선된 모델을 제안하였다. IGBT를 부속 소자인 MOSFET과 BJT의 조합으로 구성하고, 각 소자의 각종 파라미터 값을 조절하여 기본적인 전류-전압 특성과 온도변화에 따른 출력특성의 변화 등을 재현하였다. 그리고 비선형적인 리버스 트랜스퍼 커패시턴스 등의 기생 커패시턴스의 전압에 따른 변화를 높은 정확도로 재현하기 위해, 복수의 접합 다이오드, 이상적인 전압 및 전류 증폭기, 전압제어 저항, 저항과 커패시터 수동소자 등을 추가하였다. 본 회로모델을 1200V급의 트렌치 게이트 IGBT의 모델링에 이용하였으며, 실측자료와 비교하여 통해 모델의 정확도를 검증하였다.