본 논문에서는 J.Klapper와 E.J. Kratt[1]III에 의하여 제안된 저지연 FM검파기의 일반적인 왜곡해석을 Taylor[2] 반수전개법에 의하여 또한 상기의 저지연 FM검파기에서 사용한 RLC Notch 필터를 동 FM 검파기의 IC화를 고려하여 Twin-Tee RC 능동필터로 대치하고 예상되는 검파신호의 지연시간을 검토하였다.
본 논문은 기존의 오디오 DAC 칩 외부의 아날로그 저역통과 필터를 하나의 칩에 집적하기 위하여 디지털 보간 필터의 구조를 FIR와 IIR 필터를 혼합한 구조를 제시하였다. 제시된 디지털 보간 필터를 이용한 ${\Delta}{\Sigma}$ 변조기 출력은 통과대역 내 (>$0.41{\times}fs$) 진폭은 ${\pm}0.001dB,\;0.41{\times}fs$에서 감쇠는 -0.0025[dB], 저지대역 이상(>$0.59{\times}fs$)에서 감쇠는 -75dB였고, 통과대역 내에서 군지연이 30.07/fs[s]이고, 군지연 오차가 0.1672%였다. 또한 저지대역 65[kHz]에서 감쇠가 약 -20[dB] 향상되어 이로 인해 기존의 디지털 보간 필터 구조에 비해 아날로그 저역통과 필터의 RC 적을 감소시킬 수 있음을 알 수 있었다.
본 논문에서는 UMTS용 수신기를 위한 저 전력 CMOS 연속-시간 시그마-델타 모듈레이터에 대해 논한다. 저 전력 동작수행을 위한 연속 시간 모듈레이터의 루프 필터는 선형성이 우수하고, 튜닝 회로가 비교적 간단한 active-RC 필터로 구성하였다. 본 모듈레이터의 구조는 전력 효율을 높이기 위해 24의 OSR (Oversampling Ratio)의 3차 4비트 단일 루프로 구성하였고, 초과 루프 지연 시간에 의한 성능 저하를 방지하기 위해 반주기 지연 제환 경로를 추가하였다. 제작한 회로의 SNR, SNDR, Dynamic range는 각각 71dB, 65dB, 74dB로 측정되었다. 설계한 연속-시간 시그마-델타 모듈레이터는 0.18-um CMOS 표준공정으로 제작하였고, 1.8V의 단일 전원 전압에서 15mW의 전력을 소모한다.
본 논문에서는 어쿠스틱 센서 IC 용 연속 시간 시그마-델타 모듈레이터를 구현하였다. 모듈레이터의 전력 소모를 최소화하기 위해 summing 단의 필요성을 제거한 피드-포워드 (feed-forward) 구조로 설계 하였으며, 해상도를 높이기 위해 선형성이 우수한 active-RC 필터를 사용하여 설계 하였다. 또한 초과 루프 지연 시간 (excess loop delay)에 의한 성능 저하를 방지하기 위한 회로 기법을 제안 하였다. 저 전압, 고 해상도의 4차 단일 비트 연속 시간 시그마-델타 모듈레이터는 $0.13{\mu}m$ 1 poly 8 metal CMOS 표준 공정으로 제작하였으며 코어 크기는 $0.58\;mm^2$ 이다 시뮬레이션 결과 25 kHz 의 신호 대역 내에서 91.3 dB의 SNR(signal to noise ratio)을 얻었고 전체 전력 소모는 $290{\mu}W$ 임을 확인하였다.
RC delay is a critical issue for achieving high performance of ULSI devices. In order to minimize the RC delay time, we uses the CMP process to introduce high-conductivity Cu and low-k materials on the damascene. The low-k materials are generally soft and fragile, resulting in structure collapse during the conventional high-pressure CMP process. One troubleshooting method is electrochemical mechanical polishing (ECMP) which has the advantages of high removal rate, and low polishing pressure, resulting in a well-polished surface because of high removal rate, low polishing pressure, and well-polished surface, due to the electrochemical acceleration of the copper dissolution. This study analyzes an electrochemical state (active, passive, transpassive state) on a potentiodynamic curve using a three-electrode cell consisting of a working electrode (WE), counter electrode (CE), and reference electrode (RE) in a potentiostat to verify an electrochemical removal mechanism. This study also tries to find optimum conditions for ECMP through experimentation. Furthermore, during the low-pressure ECMP process, we investigate the effect of current density on surface roughness and removal rate through anodic oxidation, dissolution, and reaction with a chelating agent. In addition, according to the Faraday’s law, as the current density increases, the amount of oxidized and dissolved copper increases. Finally, we confirm that the surface roughness improves with polishing time, and the current decreases in this process.
본 논문에서는 통과대역에서 점진적으로 감소하는 리플을 갖는 변형된 체비세프 저역통과 필터 함수를 제안하고, 주파수 영역에서 특성을 분석하였다. 제안된 체비세프 함수는 점진적으로 감소하는 크기 특성에 의해 기존의 체비세프 함수보다 통과대역에서 크기 특성이 크게 개선되었다. 이러한 크기 특성의 변화로 위상 특성도 선형적인 특성을 갖고. 시간지연은 최고점과 최저점의 차이가 현저히 감소되면서 시간지연 특성이 개선되었다. 또한, 제안된 체비세프 함수는 짝수와 홀수 차수를 포함하는 모든 차수에서 최대전력전송이 가능한 수동 복종단 제자형 회로망으로 실현이 가능하고, 모의법을 이용하면 낮은 감도 특성을 갖는 능동 RC 필터 또는 스위치드 커패시터 필터로도 구현할 수 있다. 제안된 체비세프 필터의 특성을 고찰하기 위하여 6차 수동 복종단 제자형 저역통과 필터를 설계하였고, MATLAB과 SPICE 프로그램으로 필터 특성을 분석하였다. 제안된 체비세프 함수는 기존의 체비세프 함수가 갖는 문제점을 해결할 수 있으며, 각종 신호처리용 필터 설계에 사용 시 필터 크기, 위상, 시간 지연 특성 개선에 활용할 수 있다.
반도체 소자의 소형화에 따라 낮은 비저항을 가진 구리가 ULSI의 금속배선으로 사용되고 있다. 구리선의 비저항은 RC delay와 집적회로의 신호전달에 영향을 미치게 된다. 본 논문에서는 전기도금 된 구리박막의 비저항에 대해 전해액이 미치는 영향을 조사하였다. 4탐침 표면저항측정기로 비저항을 평가하였고, XRD (X-ray Diffraction), AFM (Atomic Force Microscope), FE-SEM (Field Emission Scanning Electron Microscope), XPS (X-ray Photoelectron Spectroscopy)로 박막의 특성을 조사하였다. 실험한 결과, 전해액의 조건이 전기도금으로 증착된 낮은 비저항을 갖는 구리박막의 형성에 있어 중요한 역할을 하는 것을 확인하였다.
작은 크기의 고기능성 휴대용 전자기기 수요의 급증에 따라 기존에 사용되던 수평구조의 2차원 칩의 크기를 줄이는 것은, 전기 배선의 신호지연 증가로 한계에 도달했다. 이러한 문제를 해결하기 위해 칩들을 수직으로 적층한 뒤, 수평 구조의 긴 신호배선을 짧은 수직 배선으로 만들어 신호지연을 최소화하는 3차원 칩 적층기술이 새롭게 제안되었다. 3차원 칩의 개발을 위해서는 기존에 사용되던 반도체 공정들뿐 아니라 실리콘 관통 전극 기술, 웨이퍼 박화 기술, 웨이퍼 정렬 및 본딩 기술 등의 새로운 공정들이 개발되어야 하며 위 기술들의 표준 공정을 개발하기 위한 노력이 현재 활발히 진행되고 있다. 현재까지 4~8개의 단일칩을 수직으로 적층한 DRAM/NAND 칩, 및 메모리 칩과 CPU 칩을 한꺼번에 적층한 구조의 성공적인 개발 결과가 보고되었다. 본 총설에서는 이러한 3차원 칩 적층의 기본 원리와 구조, 적층에 필요한 중요 기술들에 대한 소개, 개발 현황 및 앞으로 나아갈 방향에 대해 논의하고자 한다.
실시간 전송을 위한 많은 멀티미디어 응용들은 멀티캐스트로 전송하는 것이 효율적이다. 멀티캐스트 전송에서는 전송의 신뢰성을 높이기 위하여 네트워크 상태에 따른 멀티캐스트 그룹관리 방법과 손실된 패킷을 복구하기 위한 방법이 중요하다. 본 논문에서는 대규모 멀티캐스트 그룹에서 손실된 패킷을 효율적으로 복구하기 위한 방법을 제안한다. 제안 방법에서는 손실된 패킷을 복구하기 위하여 멀티캐스트 도메인들을 복구 클러스터(RC:Recovery Cluster, 이하 RC)로 구성하였다. 많은 멀티캐스트 응용에서는 손실된 패킷을 복구하기 위하여 송신자에게 재전송을 요청한다. 이런 방법에서는 재전송에 따른 패킷 지연시간이 증가하고 요청 메시지를 처리하기 위한 오버헤드가 발생한다. 제안방법에서는 이런 문제점을 개선하기 위하여 RC를 이용하였다. RC는 많은 MD로 구성되고, MD에는 오버레이 멀티캐스트 송신자와 클러스터 호스트(CH:Cluster Host, 이하 CH)들이 있다. CH들을 이용한 패킷 복구를 위하여 메시지를 블록으로 분할하고, 하나의 블록을 다시 여러 세그먼트로 분할한다. 패킷 손실이 발생하면 CH들은 실시간으로 정보를 공유하고 세그먼트 정보를 통하여 손실된 세그먼트들을 동시에 복구하도록 한다. 시뮬레이션 결과는 제안방법이 기존방법보다 패킷 복구비율이 약 50% 향상되었음을 보여준다.
이 논문에서는 변형경화형 시멘트 복합체(SHCC)로 보수된 휨항복형 철근콘크리트 보의 균열제어 성능에 관한 실험적 연구를 다루었다. 이 실험을 위하여 총 5개의 철근콘크리트 보 실험체를 제작하였으며, 모든 실험체는 최종 파괴시 까지 균열제어 성능을 평가하였다. 실험체 계획시 보통 철근콘크리트 기준 실험체로 계획한 표준 실험체(CBN)와 섬유 혼입 조건에 따른 SHCC의 종류 및 SHCC 보수 방법(patching and layering)에 따라 각각 두 타입 씩 구분하여 제작하였다. 실험 결과 SHCC로 보수된 모든 실험체는 최종파괴시 끼지 취성파괴 및 폭렬현상 등이 발생하지 않았으며, 미세한 다수의 균열이 폭넓게 분포하는 경향을 보였으나, CBN 실험체의 경우는 콘크리트 표면 박리 및 취성적 파괴양상을 나타냈다. 이는 기존 철근콘크리트 보의 균열 손상 완화 및 휨성능 향상에 있어 SHCC의 우수한 모멘트 강도, 연성능력 및 최대하중 이후의 에너지소산능력 등이 원활하게 작용하였기 때문으로 판단된다. 또한 동일한 처짐에서의 균열폭을 비교한 결과 CBN 실험체에 비하여 SHCC로 보수된 모든 실험체가 실험체 전반에 걸쳐 미세한 균열이 다수 분포되는 양상을 나타냈다. 특히, PE섬유의 우수한 기계적 특성에 기인하여 PVA0.75+PE0.75의 혼입조건을 갖는 SHCC가 다소 높은 내구성 및 연성능력을 나타냈다. 이처럼 보의 사용성과 관련하여 균열폭의 진전은 매우 중요한 의미를 갖으며, SHCC를 기존 철근콘크리트 보의 보수보강재료로 활용하였을 때 구조물의 사용연한을 증가시킬 수 있을 것으로 판단된다.
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[게시일 2004년 10월 1일]
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