• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2019년도 춘계학술대회
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• pp.323-324
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• 2019

Ge-MONOS(Metal-Oxide-Nitride-Oxide-Silicon) 구조를 가진 플레쉬 메모리 소자에 대해 프로그래밍 전압에 따른 문턱 전압의 변화를 조사했다. 프로그래밍 전압은 10V, 12V, 15V, 16V, 17V을 인가하였고 1초 동안 프로그래밍을 진행했다. 10V에서 12V까지는 문턱전압은 약 0.5V로 프로그램 전과 크게 다르지 않고, 15V, 16V, 17V에서 문턱전압이 각각 1.25V, 2.01V, 3.84V로 프로그램 전과 0.75V, 1.49V, 3.44V 차이가 발생했다.

• 전자공학회논문지A
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• 제33A권3호
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• pp.107-116
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• 1996

Recently, the flash memory has been abstracting great attention in the semiconductor market in the world because of its potential applications as mass storage devices. One of the most significant barriers to the scalling-down of the stacked-gate devices such as EPROM's and flash EEPROM's is the large subthreshold leakage in the unselected cells connected with the bit line of a selected cell in the array during programming. The large subthreshold leakge is majorly due to the capacitive coupling between the floating gates of the unselectd cells and the bit line of selected cell. In this paper, a new programming method to redcue significantly the drain turn-on leakage in the unselected cells during programming has been studied, where a little positive voltage (0.25-0.75V) is applied to the soruce during programming unlike the conventional programming method in which the source is grounded. The resutls of the PISCES simulations and the electrical measurements for the standard EPROM with 0.35.mu.m effective channel length and 1.0.mu.m effective channel width show that the subthreshold leakage in the unselectd cells is significantly large when the source is grounded, whereas it is negligibly small when the source is biased ot a little positive voltage during programming. On the other hadn, the positive bias on the source is found to have little effects on the programming speed of the EPROM.

• 한국전자통신학회논문지
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• 제8권8호
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• pp.1227-1234
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• 2013

1.2 더블 폴리 부유게이트 트랜지스터로 구성된 아날로그 메모리가 CMOS 표준공정에서 제작되었다. 효율적인 프로그래밍을 위해 일반적인 아날로그 메모리에서 사용되었던 불필요한 초기 소거 동작을 제거하였으며 프로그래밍과 읽기의 경로를 동일하게 가져감으로서 읽기 동작 시에 발생하는 증폭기의 DC 오프셋 문제를 근본적으로 제거하였다. 어레이의 구성에서 특정 셀을 주변의 다른 셀들로부터 격리시키는 패스 트랜지스터 대신에 Vmid라는 별도의 전압을 사용하였다. 실험 결과 아날로그 메모리가 디지털 메모리의 6비트에 해당하는 정밀도를 보였으며 프로그래밍 시에 선택되지 않은 주변의 셀들에 간섭 효과가 없는 것으로 확인되었다. 마지막으로, 아날로그 어레이를 구성하는 셀은 특이한 모양의 인젝터 구조를 가지고 있으며, 이것은 아날로그 메모리가 특별한 공정 없이도 트랜지스터의 breakdown 전압 아래에서 프로그래밍 되도록 하였다.

• 한국안전학회지
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• 제14권2호
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• pp.70-76
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• 1999

In this paper, a mixed-integer programming approach is presented for adjusting the voltage profiles in a power system. The advent of large-scaled system makes the reactive power and voltage problem-an attempt to achieve an overall improvement of system security, service quality and economy-more complex and seriously, Although the problem is originally a nonlinear optimization problem, it can be formulated as a mixed integer linear programming(MILP) problem without deteriorating of solution accuracy to a certain extent. The MILP code is developed by the branch and bound process search for the optimal solution. The variable for modeling transformer tap positions is handled as discrete one, and other variables continuous ones. Numerical data resulting from case study using a modified IEEE 30 bus system with outaged line show that the MILP can produce more reductions of magnitude in the operating cost. The convergence characteristics of the results are also presented and discussed.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 추계학술대회 논문집 전력기술부문
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• pp.239-242
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• 2001

This paper presents a windows program package for solving security constrained OPF in interconnected power systems, which is based on the combined application of evolutionary programming(EP) and sequential quadratic programming(SQP). The objective functions are the minimization of generation fuel costs and system power losses. The control variables are the active power of the generating units, the voltage magnitude of the generator, transformer tap settings and SVC setting. The state variables are the bus voltage magnitude, the reactive power of the generating unit, line flows and the tie line flow. In OPF considering security, the outages are selected by contingency ranking method. The resulting optimal operating point has to be feasible after outages such as any single line outage(respect of voltage magnitude, reactive power generation and power flow limits). The OPF package proposed is applied to 10 machines 39 buses model system.

• 반도체디스플레이기술학회지
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• 제2권3호
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• pp.25-30
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• 2003

In this study, the controller using TMS320LF2407 low voltage DSP for motor control is designed and realized. It has 40 MIPS calculating ability and its driving voltage is 3.3 V for low power. The peripheral elements, however usually use 5 V and they need voltage transfer interface. In this study, voltage transformation and reducing noise are studied and space vector PWM is adopted as a motor control scheme. According to these methods, the efforts for software programming and calculation processes are reduced. In addition, the hardware is also simplified by substituting the current control part with software programming. Through this study, the DSP based servo controller increases its ability for high performance multi-function on semiconductor transportation equipments..

• 한국산학기술학회논문지
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• 제15권8호
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• pp.5213-5218
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• 2014

유기메모리 제작을 위해 플라즈마 중합법에 의해 절연박막, 터널링 박막을 제작하였고, Au 메모리박막을 이용하여 플로팅게이트형 유기메모리를 제작하였다. 플로팅 게이트형 유기메모리의 메모리층의 전하충전 및 방전에 따른 유기메모리 동작특성을 생각해 보았고, 이를 증명하고자 게이트전압에 따른 히스테리전압 및 메모리전압을 측정하였다. 그 결과 게이트 전압의 인가에 따른 메모리층의 동작 이론을 증명하고자 게이트전압이 증가함에 따른 소스-드레인 전류의 히스테리시스 현상이 심해지는 것을 확인하였고, -60~60[V]전압 인가시 26[V]의 큰 히스테리시스 전압값을 보였다. 또한 게이트 전극에 쓰기전압인가에 따른 현상을 본 결과, 60[V]의 쓰기 전압을 인가하였을 시 13[V]의 memory 전압을 나타내었고, 80[V]의 쓰기전압을 인가하였을 시 18[V]로 memory 전압이 약 40[%] 향상된 수치를 보였다. 이로부터 메모리층의 전하 충전 및 방전에 따른 메모리 동작특성 이론을 실험적으로 검증하였다.

• 대한전기학회논문지:전력기술부문A
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• 제50권12호
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• pp.584-590
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• 2001

This paper presents a windows program package for solving security constrained OPF in interconnected Power systems, which is based on the combined application of evolutionary programming(EP) and sequential quadratic programming(SQP). The objective functions are the minimization of generation fuel costs and system power losses. The control variables are the active power of the generating units, the voltage magnitude of the generator, transformer tap settings and SYC setting. The state variables are the bus voltage magnitude, the reactive power of the generating unit, line flows and the tie line flow In OPF considering security, the outages are selected by contingency ranking method. The resulting optimal operating point has to be feasible after outages such as any single line outage(respect of voltage magnitude, reactive power generation and power flow limits). The OPF package proposed is applied to IEEE 14 buses and 10 machines 39 buses model system.

• 한국전기전자재료학회논문지
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• 제25권6호
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• pp.409-413
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• 2012

In this study, a substrate-bias assisted 2-step pulse programming method is proposed for realizing 4-bit/1-cell operation of the SONOS memory. The programming voltage and time are considerably reduced by this programming method than a gate-bias assisted 2-step pulse programming method and CHEI method. It is confirmed that the difference of 4-states in the threshold voltage is maintained to more than 0.5 V at least for 10-year for the multi-level characteristics.

• 전자공학회논문지C
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• 제35C권10호
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• pp.30-37
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• 1998

1.2㎛ 더블 폴리 부유게이트 트랜지스터로 구성된 아날로그 메모리가 CMOS 표준공정에서 제작되었다. 효율적인 프로그래밍을 위해 일반적인 아날로그 메모리에서 사용되었던 불필요한 초기 소거 동작을 제거하였으며 프로그래밍과 읽기의 경로를 동일하게 가져감으로서 읽기 동작 시에 발생하는 증폭기의 DC offset 문제를 근본적으로 제거하였다. 어레이의 구성에서 특정 셀을 주변의 다른 셀들로부터 격리시키는 패스 트랜지스터 대신에 Vmid라는 별도의 전압을 사용하였다. 실험 결과 아날로그 메모리가 디지털 메모리의 6비트에 해당하는 정밀도를 보였으며 프로그래밍 시에 선택되지 않은 주변의 셀들에 간섭 효과가 없는 것으로 확인되었다. 마지막으로, 아날로그 어레이를 구성하는 셀은 특이한 모양의 인젝터 구조를 가지고 있으며, 이것은 아날로그 메모리가 특별한 공정 없이도 트랜지스터의 breakdown 전압 아래에서 프로그래밍 되도록 하였다.