본 논문에서는 데이터 상관기들의 증가로 인한 데이터 처리시간 지연을 감소시키기 위해 Walsh Switch, 공유 accumulator, 그리고 파이프라인 FWHT 알고리즘을 적용한 새로운 Rake Finger 구조를 제안했다. 모의실험 결과, 왈쉬 코드 채널의 수 N=4에 대한 데이터 상관기의 연산 동작 수는 512 additions에서 160 additions로 약 3.2배 감소하였고, Rake Finger의 데이터 처리시간은 110,696(ns)에서 90,496(ns)로 18.3% 감소하였음을 확인하였다.
본 논문에서는 기존의 협력통신을 위한 신호 구조와 동일한 성능을 유지하면서 스펙트럼 효율을 높일 수 있는 Alamouti 전송 다이버시티를 기초한 새로운 신호 구조를 제안한다. 제안하는 신호 구조는 (n+1)시간 슬롯에 n 개의 데이터를 처리할 수 있어 n 값이 커질수록 1(bit/s/Hz)에 근접하는 스펙트럼 효율을 보이게 된다. 제안하는 신호 구조의 성능을 검증하기 위해 수학적 접근으로 Closed form BER을 유도한 결과와 레일리 페이딩과 AWGN(Additive White Gaussian Noise)이 합해진 채널상황에서 시뮬레이션으로 얻은 성능을 비교하였다. 분석 결과 제안하는 신호 구조의 Closed form BER 성능과 시뮬레이션을 통해 얻은 성능이 정확하게 일치하는 것을 알 수 있었다.
After detecting the edge which is applying the morphological operators to the hybrid FCNN, we could analyze and compare. The hybrid FCNN is completely removed to the noise in the image, and worked in order to obtain the result image which is closest to the original image. Also, the morphological operator is applied to the image as the method in order to detect more good the edge than the conventional edge. FCNN which is the pipeline type is completely suitable to detecting the image processing as well as the hardware size. In this paper. we would make the structure elements of the morphological operator the variable template and the static template, and compare with the edge enhancement of two images. After being the result which is applying the variable template morphological operator and the static template morphological operator to the image, we could know that the edge images applying the variable template is superior in a edge enhancement side.
We have designed a 32-bit RISC microprocessor with 16/32-bit fixed-point DSP functionality. This processor, called YRD-5, combines both general-purpose microprocessor and digital signal processor (DSP) functionality using the reduced instruction set computer (RISC) design principles. It has functional units for arithmetic operation, digital signal processing (DSP) and memory access. They operate in parallel in order to remove stall cycles after DSP and load/store instructions with one or more issue latency cycles. High performance was achieved with these parallel functional units while adopting a sophisticated 5-stage pipeline structure and an improved DSP unit.
The distributed arithmetic approach has been commonly recognized as an efficient method to implement the inner-product type of computation with fixed coefficients such as DCT/IDCT. This paper presents a novel architecture and the implementation of 2-D DCT/IDCT VLSI chip based on distributed arithmetic. The main feature of the proposed architecture is a fully 2-bit serial pipeline and parallel structure with memory-based signal processing circuitry, which is efficient to the implementation of the bit-serial operation of distributed arithmetic. All modules of the proposed architecture are designed with NP-dynamic circuitry to reduce the power consumption and to increase the performance. This chip is applicable in HDTV systems working at video sampling rate up to 75 MHz.
This paper describes a design of pipelined adaptive decision-feedback equalizer (PADFE) for high bit-rate wireless digital communication systems. To enhance the throughput rate of ADFE, two pipeline stages are inserted into the critical path of ADFE by using delayed least-mean-square (DLMS) algorithm. Redundant binary (RB) arithmetic is applied to all the data processing of ADFE including filter laps and coefficient update blocks. When compared with conventional methods based on two's complement arithmetic, the proposed approach reduces arithmetic complexity, as well as results in a very simple complex-valued filter structure, thus suitable for VLSI implementation. The design parameters (filter tap, coefficient and internal bit-width, etc.) and equalization performance (bit error rate, convergence speed, etc.) are analyzed by algorithm-level simulation using COSSAP. The PADFE was designed using VHDL and Synopsys, and mapped into two ALTERA FLEX10k100 FPGAs.
본 논문은 HEVC의 엔트로피 코딩방법인 CABAC 부호화기를 위한 효율적인 이진 산술 부호화기 하드웨어 구조를 제안한다. CABAC은 HEVC 표준에서 사용되는 엔트로피 코딩 방법으로 통계적 중복성을 제거하여 영상의 높은 압축률을 지원한다. 하지만 이진 산술 부호화(Binary Arithmetic Encode)는 데이터 간의 의존 관계가 높아 병렬처리가 어렵고 실시간 처리의 지연이 발생 된다. 제안하는 이진 산술 부호화기는 입력으로 들어오는 빈을 고속으로 처리하기 위하여 재정규화 과정을 분리 시켜 동작하도록 설계한다. 기존의 반복적인 알고리즘을 병렬적으로 처리함으로써 최대지연시간(Critical Path)을 최적으로 줄일 수 있는 4단계의 파이프라인 구조로 설계하였다. 또한, 멀티-빈 구조를 적용하여 클록 사이클 당 3개의 빈을 처리한다. 제안하는 CABAC의 이진 산술 부호화기는 Verilog-HDL로 설계하였으며 65nm 공정으로 합성하였다. 합성 결과 게이트수는 8.07K 이며 최대 동작주파수는 769MHz로 최대 빈 처리량은 2307Mbin/s이다. 제안하는 하드웨어 구조는 기존의 이진 산술 부호화기와 비교하여 최대 빈 처리량이 26% 만큼 증가 하였다.
각종 계량기, 웨어러블 디바이스 등의 사물에 통신기능을 내장하여 인터넷에 연결하는 사물인터넷 (Internet of Things or IoT) 기술의 발전과 함께, 이에 사용 가능한 소면적 임베디드 프로세서에 대한 수요가 증가하고 있다. 본 논문에서는 이러한 사물인터넷 분야에 사용 가능한 소면적 32-bit 파이프라인 프로세서인 Juno를 소개한다. Juno는 즉치 값 확장이 편리한 EISC (extendable instruction set computer) 구조이며, 파이프라인의 데이터 의존성을 줄이기 위해 2/3단 파이프라인 구조를 택하였다. PC (program counter) 레지스터와 두 개의 파이프라인 레지스터만을 컨트롤함으로써 전체 파이프라인을 컨트롤할 수 있는 간단한 구조의 소면적 파이프라인 컨트롤러를 갖는다. 무선 통신에 필요한 암호화 등의 연산을 수행하기 위한 $32{\times}32=64$ 곱셈 연산, 64/32=32 나눗셈 연산, $32{\times}32+64=64$ MAC 연산, 32*32=64 Galois 필드 곱셈 연산을 모두 지원하지만, 모든 연산기를 선택적으로 구현하여 필요에 따라서는 면적을 줄이기 위해 일부 연산기를 제외하고도 프로세서를 재합성할 수 있다. 이 경우 정수 코어의 gate count는 12k~22k 수준이고, 0.57 DMIPS/MHz와 1.024 Coremark/MHz의 성능을 보인다.
최근 물리 시뮬레이션 분야의 성능 개선을 위해 GPU 컴퓨팅 방식이 활용되고 있다. 특히 많은 연산의 양을 요구하는 변형물체 시뮬레이션의 경우 실시간성 보장을 위해 GPU 기반 병렬처리 알고리즘을 필요로 한다. 본 연구진은 변형물체 시뮬레이션을 구현하는 방법 중 하나인 질량스프링 시뮬레이션 기법의 성능을 향상시키기 위한 병렬 구조 설계 방법에 대한 연구를 수행하였다. 이를 위해 GPU에 직접 접근이 가능한 그래픽 라이브러리인 OpenGL의 GLSL을 사용하였으며, 독립적인 파이프라인인 컴퓨트 쉐이더를 활용해 GPGPU 환경을 구현하였다. 병렬 구조 설계 방법의 효과를 검증하기 위해 스프링 기반 질량스프링 시스템을 CPU기반과 GPU기반으로 구현하였으며, 실험의 결과 본 설계 방법을 적용하였을 때 CPU 환경에 비해 연산 속도가 약 6,000% 개선됨을 보였다. 추후 본 연구에서 제안한 설계 방법을 활용한다면 경량화 시뮬레이션 기술이 필요한 증강현실 및 가상현실 분야에 효과적으로 적용이 가능할 것으로 기대한다.
이 논문에서는 64-Point FFT Radix-4 알고리즘을 DA(Distributed Arithmetic)연산을 이용하여 효율적으로 나비연산 구조를 설계할 수 있음을 보였다. 기존의 convolution 연산에 사용되어 왔던 DA연산이 FFT 나비연산의 트위들 계산에도 효과적으로 사용될 수 있음을 보였다. 제안된 DA 나비연산 구조를 Verilog HDL 코딩으로 구현한 결과, 기존의 승산기를 사용한 나비연산 구조와 비교하여 $61.02\%$의 cell area 감소 효과를 보였다. 또한 제안된 나비연산 구조를 파이프라인 구조에 적용하여 지연변환기와 함께 사용한 전체 64-point Radix-4 FFT 구조의 Verilog-HDL 코딩을 기존의 승산기를 사용한 구조의 코딩과 비교한 결과, $46.1\%$의 cell area 감소효과를 볼 수 있었다. 따라서 제안된 FFT 구조는 DMB용 OFDM 모뎀과 같은 큰 크기의 FFT에 효율적으로 사용될 수 있는 구조가 될 것이다.
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[게시일 2004년 10월 1일]
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