• 한국전자파학회논문지
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• 제20권9호
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• pp.967-973
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• 2009

본 논문에서는 두 개의 위상 동기 루프를 구성하여 이중으로 위상 고정시킨 band 위성통신용 국부 발진기를 설계하고 위상 잡음을 분석하였다. 설계된 위상 동기 발진기는 직렬귀환 유전체 공진발진기, 주파수 분주기, 위상검출기, 루프 필터 및 PLL-IC로 구성되어 있으며, 12.6 GHz의 발진 주파수를 2분주시켜 6.3 GHz에서 15.32 dBm의 출력값을 보였다. 제작한 발진기의 위상 잡음은 -81 dBc/Hz@100 Hz, -100.86 dBc/Hz@1 kHz, -111.12 dBc/Hz@10 kHz, -116 dBc/Hz@100 kHz 및 -140.49 dBc/Hz@1 MHz으로 매우 안정되며 우수한 특성을 보였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2016년도 전력전자학술대회 논문집
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• pp.523-524
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• 2016

본 논문에서는 자기저항 (Magnetic Resistive, MR)각도 센서에서 자속 간섭 및 축 진동과 같은 외란에 의해 발생하는 각도맥동을 해결하는 방법이 연구되었다. 외란에 의한 각도 맥동은 일정한 기계각 속도 한 주기 내에서 전기각 속도가 불균일하게 측정되는 현상이다. 이를 해결하기 위해 위상동기루프 (phase locked loop, PLL)를 적용하였고, 자기저항 각도 센서의 각도 맥동을 효과적으로 제거하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.271-274
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• 1999

This paper proposes a simple architecture of digital dividing block in dual-modulus prescaler phase-locked loop used in the wireless communication. Proposed architecture eliminates a swallow counter in the conventional one and demonstrates the advantages in reducing the power consumption and the gate-counts. Therefore, it is suitable for small die area and low power applications. The circuit is designed in a standard 0.35${\mu}{\textrm}{m}$ CMOS process.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1987년도 정기총회 및 창립40주년기념 학술대회 학회본부
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• pp.86-89
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• 1987

This paper treats with the design and fabrication of a frequency synthesizer for the generation of intermediate frequency of a HF band transceiver. The synthesizer is designed to control frequencies using a phase-locked loop and it is shown that method improved the performance of frequency accuracy and locking time then that of the crystal-reference system.

• 한국해양공학회지
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• 제32권2호
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• pp.131-137
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• 2018

In this paper, we propose an adaptive backstepping controller to control the exact position and orientation of a remotely operated underwater vehicle with parametric model uncertainty. To further improve the angular velocity control precision of each thruster, a phase locked loop (PLL) controller has been added to the backstepping controller. A comparison of two backstepping controllers with and without the PLL control loop has been performed using simulations and experiments. The test results showed that the tracking performance could be improved by using the PLL control loop in the proposed adaptive backstepping controller.

• Journal of Advanced Marine Engineering and Technology
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• 제17권3호
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• pp.60-69
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• 1993

The speed control associated with dc servo motors for direct-drive applications of mobile robot is considered in this study. Robot is moved by power wheeled steering of two dc servo motors mounted to it. In order to cooperate with micro-computer and to achieve the high-performance operation of dc servo motor, speed control system is composed of a digital Phase Locked Loop and H-type drive circuit. And the motor is driven by Pulse Width Modulations. In controlling PWM, it is modified to compose of H-type drive circuit with feedback diodes and switching transistor and design of control sequence so that it may show linear characteristics. As a result, speed characteristics of motor showed linear features. In order to get data on design of PLL control system, the parameters of 80[W[ motor & robot device is measured by simple software control. The PLL speed control system is schemed and designed by leaner drive circuit and measured parameters. A complete speed control system applied to 80[W] dc servo motor showed good linearity, stability and high response. Also, it is verified that the PLL speed control system has good compatibility as a mobile robot driver.

• 한국항행학회논문지
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• 제24권4호
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• pp.285-290
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• 2020

본 논문에서는 텔레메트리 시스템에 적용하기 위한 PLL 기반의 시각동기 알고리즘을 제시하고 FPGA 로직을 구현하였다. 텔레메트리 시스템에서 대형 비행체의 경우 각각의 분산 획득 장치들을 통해 상태정보를 계측하여 실시간으로 비행 상태를 분석해야하므로 정밀도 향상을 위한 장치 및 시스템 간의 시각 동기의 중요성이 커지고 있다. 이 때문에 시각동기 기법으로 타 시각동기 방법보다 복잡도가 적고, 동기를 위한 추가적인 메시지 전송을 최소화하여 데이터 처리에 적은 시간이 소요되는 PLL 기반의 시각동기 알고리즘을 제안하였다. 타당성을 확인하기 위해 python 시뮬레이션을 수행하였으며 최종적으로 FPGA 내에 VHDL 로직을 구현하여 시각 동기 성능을 확인하였다.

• 한국정보통신학회논문지
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• 제22권8호
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• pp.1099-1106
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• 2018

본 논문은 장거리 다기능레이더용 주파수합성기 개발에 관한 것으로 다기능레이더 체계의 기능 및 성능을 보장하기 위해 필요한 주파수합성기 성능지표를 도출하고 분석하였다. 다기능레이더는 위상배열 전자 스캔 방식을 적용한 레이더체계이고, 주파수합성기는 STALO를 포함하여 다기능레이더에 필요한 다양한 주파수신호를 합성하는 역할을 수행한다. 다기능레이더 요구사항 분석을 통해 최적의 주파수합성 방식을 선택하고, 회로크기를 포함한 성능 및 기능을 최적화하였다. 도출된 MFR용 주파수합성기 개발규격을 만족하기 위해 DDS-driven Offset-PLL(Phase Locked Loop) 방식을 사용하여 낮은 위상 잡음과 빠른 주파수 고정 시간, 우수한 불요파 특성을 갖는 주파수 합성기를 설계 및 제작하였다. 제작된 다기능 레이더용 주파수합성기는 위상잡음 -131dBc/Hz@100kHz 이하, 주파수 고정시간 $4.1{\mu}s$ 이하의 성능을 측정하였다.

• 전기전자학회논문지
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• 제26권4호
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• pp.577-583
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• 2022

위상고정루프에 대해 선형 위상-도메인 모델링을 진행하여 시스템의 안정성을 고려한 각 블록의 설계 매개 변수들을 설정한 이후 빠른 동작 특성을 확인하기 위해 Verilog-HDL 기반의 모델링을 수행할 수 있다. 이때 단순한 동작 특성뿐 아니라 위상잡음 및 비선형 특성까지 모델링에 반영할 수 있는데, 본 논문에서는 디지털-시간 변환기(DTC)의 비선형 특성 및 디지털 조정 발진기(DCO)의 위상잡음 모델링을 추가로 소개한다. 동작 모델을 사용하여 시스템 레벨의 설계를 마치면 시간-도메인 영역에서 과도 응답 시뮬레이션을 진행하여 설계 타당성을 확인할 수 있으며, 출력 신호 결과를 위상잡음 그래프로 나타내어 이를 이상적인 위상잡음 그래프와 비교함으로써 동작과 성능에 대한 검증이 가능함을 나타내었다. 시간-도메인 영역에서 시뮬레이션 소요시간 비교를 위해 TSMC 0.18-㎛ 공정을 사용한 아날로그 위상고정루프의 설계 결과와 비교하였으며, 6 us의 과도 응답 해석을 진행했을 때 1.43초로 트랜지스터 레벨의 아날로그 설계 방식(692초) 대비 484배 빠른 시뮬레이션 시간을 나타내었다.

• 한국정보통신학회논문지
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• 제21권11호
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• pp.2009-2014
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• 2017

본 논문에서는 변화하는 루프필터 전압을 시정수 비교기를 사용하여 감지하고, 이의 출력에 따라 루프필터 전압변화를 보상하여 단일 칩으로 구현이 가능한 작은 크기의 위상고정루프를 제안하였다. 제안된 위상고정루프는 기존 구조에서는 안전한 동작이 불가능한 크기인 작은 용량을 가지는 커패시터를 사용하여 칩의 크기를 최소화 하였다. 시정수 비교기는 작은 시정수 값을 가지는 저항, 커패시터와 높은 시정수 값을 가지는 저항, 커패시터를 통과한 신호들을 입력으로 받아 루프필터 출력 전압의 변화를 감지한다. 시정수가 큰 노드의 출력은 루프필터 출력전압의 평균 값을 가지고, 시정수가 작은 노드의 출력은 루프필터 출력전압과 거의 같은 값을 가진다. 각 노드의 차이를 비교하여 나온 출력은 전류 보상기를 제어하여 작은 크기의 루프필터 커패시터를 충 방전 시킨다. 이는 제안된 위상고정루프를 안정하게 동작하도록 한다. 제안된 위상고정루프는 1.8V $0.18{\mu}m$ CMOS 공정을 사용하여 설계하였고, Hspice 시뮬레이션을 통해 회로의 동작을 검증하였다.