• 대한전자공학회논문지SD
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• 제42권9호
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• pp.35-40
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• 2005

본 논문에서는 1.6Gb/s에서 동작하는 digitally controlled phase-locked loop (DCPLL)를 제안한다. DCPLL은 일반적인 아날로그 PLL과 tracking analog-to-digital 변환기를 결합한 구조이다. 제안한 DCPLL에서는 tracking ADC의 출력이 voltage controlled oscillator (VCO)의 제어 전압을 생성한다. 일반적으로 사용되는 digital PLL (DPLL)은 digitally controlled oscillator (DCO)와 time-to-digit converter (TDC)로 구성된다 DCO와 TDC를 사용한 DPLL은 시간 스텝이 작을 수 록 jitter 특성이 향상되지만 전력소모는 커진다. 이 논문에서 제안한 DCPLL은 DPLL의 핵심요소인 DCO와 TDC를 사용하지 않았기 때문에 jitter, 면적, 전력소모 측면에서 유리하다. DCPLL은 $0.18\mu$m 4-metal CMOS공정을 이용하여 제작하였고 면적은 1mm $\times$0.35mm를 차지한다. 1.8V 단일 전원전압으로 정상동작에서는 59mW, power-down 모드에서는 $984\mu$W 전력을 소모하고 16.8ps rms jitter를 갖는다.

• 제어로봇시스템학회:학술대회논문집
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• 제어로봇시스템학회 2003년도 ICCAS
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• pp.1643-1647
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• 2003

This paper, we propose a new high noise immunity phase-locked loop(PLL) which can suppress the high incident noise coupling with large amplitude and long period to the input frequency of PLL and keeps constant frequency and phase of the VCO output for providing the high stability distribution clock pulse.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1996년도 하계학술대회 논문집 A
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• pp.262-264
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• 1996

This paper presents a new dual loop control using novel vector phase locked loop(VP-PLL) for a high power static var compensator(SVC) with three-level GTO voltage source inverter(VSI). Through circuit DQ-transformation, a simple dq-axis equivalent circuit is obtained. From this, DC analysis is carried out to obtain maximum controllable phase angle ${\alpha}_{max}$ per unit current between the three phase source and the switching function of inverter, and AC open-loop transfer function is given. Because ${\alpha}_{max}$ becomes small in high power SVC, this paper proposes VP-PLL for more accurate $\alpha$-control. As a result, the overall control loop has dual loop structure, which consists of inner VP-PLL for synchronizing the phase angle with source and outer Q-loop for compensating reactive power of load. Finally, the validity of the proposed control method is verified through the experimental results.

• 전력전자학회논문지
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• 제14권2호
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• pp.134-141
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• 2009

전원사고로 인하여 야기되는 전원급변상황에서 위상각의 새로운 PLL 방법은 추종속도를 개선시키기 위하여 제안되었다. 일반적으로 측정된 전원이 이상적이지 않고 고조파가 포함되어 있으며 센서의 노이즈 때문에 동기좌표계 PLL의 피드백 루프에는 LPF를 사용하고 있다. 그러므로 과도상태의 빠른 동특성을 얻기 위해서 LPF를 고려한 PLL시스템의 모델링을 제안하였다. 또한 전원의 급변 시에 빠른 위상각 검출을 위한 방법으로 자동으로 제어기 대역폭과 LPF의 차단주파수를 변동시키는 가변 파라미터 PLL방법을 제안하였다. 이를 시뮬레이션과 실험을 통해 검증하여 유효성을 보이고자 한다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2002년도 하계학술대회 논문집 Vol.3 No.2
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• pp.1132-1135
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• 2002

In this paper, we propose a phase-locked loop (PLL) with dual loops in which advantages of both loops can be combined. Frequency-locked loop (FLL) which is composed of two frequency-to-voltage converters (FVC) and an amplifier makes the frequency synchronize very fast and output signal is synchronized in phase with the input reference signal by charge pump PLL. This structure can improve the trade-off between acquisition behavior and locked behavior.

• 전력전자학회논문지
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• 제13권2호
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• pp.145-151
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• 2008

본 논문에서는 계통 전압이 불평형인 경우에 정확한 위상각을 검출할 수 있는 정상분 전압 관측기를 이용한 PLL(Phase Locked Loop) 방법을 제안한다. 제안된 PLL 방법은 기존의 전역 통과 필터(APF, All Pass Filter)를 이용하여 불평형 전원전압으로부터 정상분 전압을 구하는 것과는 달리 전차원 상태관측기를 사용함으로써 불평형사고 발생 시 추정위상각의 과도상태 응답특성을 개선하였다. 기존의 정상분 전압 추출 PLL 방법과 본 논문에서 제안된 PLL 방법의 성능을 비교하기 위해, 전원단 전압에 불평형 사고 발생시 위상각을 검출하는 실험을 하였고, 이를 통해 기존의 전역 통과 필터를 이용한 정상분 전압 추출 PLL 방법보다 제안된 전차원 상태관측기를 이용한 정상분 전압 추출 PLL 방법의 과도상태 응답특성이 개선됨을 입증하였다.

• 한국정보통신학회논문지
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• 제15권11호
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• pp.2444-2450
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• 2011

본 논문에서는 다중 위상주파수검출기를 사용하여 fractional 스퍼를 줄이는 주파수 합성기를 제안하였다. 기존의 fractional-N 위상고정루프에서 발생하는 스퍼를 줄여주는 구조의 위상주파수 검출기를 사용하여 fractional-N 위상고정루프에서 fractional 스퍼를 억제할 수 있는 주파수 합성기를 설계하였다. 제안된 구조는 두 가지의 에지 검출 방식을 갖는 새로운 구조의 위상주파수검출기를 사용하여 위상주파수검출기의 출력 신호의 최대 폭을 제한하여 fractional 스퍼의 크기를 줄이도록 하였다. 제안된 주파수 합성기는 $0.35{\mu}m$ CMOS 공정 파라미터들을 사용하여 HSPICE로 시뮬레이션 하였다. 시뮬레이션의 결과는 제안된 형태의 주파수 합성기는 빠른 위상고정시간을 가지고 fractional 스퍼를 감소시킬 수 있음을 보여준다.

• 대한전자공학회논문지TE
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• 제37권3호
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• pp.53-59
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• 2000

이동통신환경에서 수신신호의 진폭과 위상성분은 다중경로에 의한 페이딩(Fading) 영향을 받는다. 본 논문에서는 송수신 신호의 위상 차를 위상에러로 가정하고 Tikhonov 확률밀도함수를 이용하여 PLL(Phase Locked Loop)이득의 변화에 대한 DS/CDMA(Direct Sequence/code Division Multiple Access) DPSK(Differential Phase Shift Keying)시스템의 성능을 분석하였다. 그 결과, 위상에러를 고려하지 않은 DPSK시스템과 비교하여 수신기의 PLL이득을 조정함으로써 시스템의 성능을 향상시킬 수 있음을 알 수 있었다. 시스템의 비트 포율이 10-2에서 PLL이득이 1㏈에서 4.8㏈, 7㏈에서는 0.4㏈의 성능차를 보이며 30㏈에서는 두 시스템의 성능이 일치하게되어 PLL이 요구하는 이득의 상한이 30㏈임을 입증하였다.

• 대한전자공학회논문지
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• 제12권3호
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• pp.20-25
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• 1975

추상고정 loop (PLL)를 사용하여 안정화시킨 징파 발진기를 개발하였다. 체내제작이라는 관점에서 특수 기봉가공을 한 특수자재 cavity를 사용한 자파수 안정화보다 PLL방법을 채택하였다. 입력 주파수가 다른 두 신호과 위상을 직접 비교할 수 있는 위상검파기로서 sampler와 저주파 filter를 사용할 수 있음을 보였으며, 이 목적에 맞는 약 4 GHz 대까지 sample 할 수 있는 sampler를 개발하였다. 2.16 GHz 대에서 출력이 120mW 이상인 징파발진기를 VCO로 사용하고, 110MHz대에서 발진하는 수품판 발진기를 기준발진기로서 사용한 PLL system으로 약 10-6 정도의 주파수 안정도를 얻을 수 있었다. 발진기 system의 capturing range는 search oscillator를 사용함으로써 lock-in-range인 10MHz대를 얻을 수 있었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2000년도 전력전자학술대회 논문집
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• pp.368-371
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• 2000

The PLL(Phase-Locked Loop) techniques re employed to make the switching frequency of a resonant inverter follow the resonant frequency which may vary due to the load variations during operation. The conventional design guide of PLL is not suitable in these case since the inverter characteristics are not considered. In this paper the phase characteristics of a resonant inverter is analysed and added to the closed loop. And the design of PLL with digital phase detector is illustrated for the output frequency to track the resonant frequency of the inverter.