• Journal of information and communication convergence engineering
• /
• 제9권3호
• /
• pp.305-309
• /
• 2011

This paper proposes a new rotational frequency detector (RFD) for phase-locked loop (PLL) or clock and data recovery (CDR) applications for fast frequency acquisition. The proposed RFD uses the four states finite state machine (FSM) model to accelerate the frequency acquisition time. It is modeled and simulated with MATLAB Simulink. The functionalities of the proposed RFD are examined and the results are compared to those of a conventional RFD. The proposed RFD's frequency acquisition time is four times faster than that of a conventional one. The proposed RFD incorporated with a phase detector (PD) in PLL or CDR is expected to improve the frequency and phase acquisition performance later greatly.

• Journal of Power Electronics
• /
• 제15권1호
• /
• pp.216-226
• /
• 2015

Grid synchronization is one of the key techniques for the grid-connected power converters used in distributed power generation systems. In order to achieve fast and accurate grid synchronization, a new phase locked loop (PLL) is proposed on the basis of the complex filter matrixes (CFM) orthogonal signal generator (OSG) crossing-decoupling method. By combining first-order complex filters with relation matrixes of positive and negative sequence voltage components, the OSG is designed to extract specific frequency orthogonal signals. Then, the OSG mathematical model is built in the frequency-domain and time-domain to analyze the spectral characteristics. Moreover, a crossing-decoupling method is suggested to decouple the fundamental voltage. From the eigenvalue analysis point of view, the stability and dynamic performance of the new PLL method is evaluated. Meanwhile, the digital implementation method is also provided. Finally, the effectiveness of the proposed method is verified by experiments under unbalanced and distorted grid voltage conditions.

• ETRI Journal
• /
• 제35권2호
• /
• pp.218-225
• /
• 2013

The pull-out frequency of a second-order phase lock loop (PLL) is an important parameter that quantifies the loop's ability to stay frequency locked under abrupt changes in the reference input frequency. In most cases, this must be determined numerically or approximated using asymptotic techniques, both of which require special knowledge, skills, and tools. An approximating formula is derived analytically for computing the pull-out frequency for a second-order Type II PLL that employs a sinusoidal characteristic phase detector. The pull-out frequency of such PLLs can be easily approximated to satisfactory accuracy with this formula using a modern scientific calculator.

• 전력전자학회논문지
• /
• 제6권6호
• /
• pp.489-497
• /
• 2001

병렬로 구성되 UPS 사이에 파라미터 불일치에 따른 순환전류와 전압리플이 발생되어지는데, 이들은 전체 UPS 시스템의 고장 및 신뢰성 저하를 유발한다. 본 논문에서는 이러한 문제점들은 Double 위상동동기기와 능동 다중인 터페이스 리액터를 사용하여 해결하였다. 또한 ADSP21061을 사용하여 제어기를 디지털적으로 구현하였다.

• 제어로봇시스템학회:학술대회논문집
• /
• 제어로봇시스템학회 2001년도 ICCAS
• /
• pp.108.2-108
• /
• 2001

This paper presents the application of adaptive phase-locked loop (adaptive PLL) technique to control the process variable of the process control system. The adaptive algorithm is related to the error. When the error of the system is changed, the adaptive gain will be directly changed according to the error. If the value of the adaptive gain is large, the value of the error will be large. In this experiment, the reference input is 50% step input. The experimental result in controlling the first order lag process by the adaptive PLL shows that the response of the controlled system has no overshoot, short rise time, and zero steady-state error. The experimental result also shows that when the output disturbance enters to the process control system, the adaptive PLL can maintain the stability of the system and the effect of the output disturbance can also be fast rejected. The adaptive PLL has better performance ...

• 한국정보통신학회논문지
• /
• 제12권5호
• /
• pp.893-899
• /
• 2008

본 논문에서는 C++기반 동작 레벨 회로 시뮬레이션 프로그램인 CPPSIM을 이용하여 전압 조절기와 PLL을 구현하고 시뮬레이션 하였다. 아날로그 회로를 C++코드로 모델링 후 시뮬레이션을 통해 시뮬레이션 툴의 유효성을 살펴보았으며, 아날로그 회로의 단계별 설계와 가능성을 타진하였다. 시뮬레이션 결과 회로의 동작 레벨에서의 설계가능성을 검증할 수 있었다. 또한 PLL을 디지털 신호기반으로 구현하여 아날로그 회로의 디지털화를 시도하였다.

• 항공우주기술
• /
• 제12권1호
• /
• pp.64-72
• /
• 2013

본 논문에서는 GPS 수신기의 반송파 추적루프를 3차 PLL로 구성하고 대역폭을 변화시켰을 때 발사체 시나리오를 이용한 시뮬레이션에서 GPS 수신기의 추적 및 항법성능을 분석한다. 시험에 사용된 GPS 수신기는 발사체가 가지는 동특성으로 인해 3차 PLL로 구성된 추적루프의 대역폭에 따라 추적 및 항법성능에 차이가 나타났으며, 특히 대역폭이 좁게 설정된 경우에는 신호추적을 놓쳐 항법 계산을 하지 못하는 경우도 발생하였다.

• Journal of Power Electronics
• /
• 제16권1호
• /
• pp.310-318
• /
• 2016

This paper presents a new orthogonal signals generator (OSG) with DC Offset rejection for implementing a phase locked loop (PLL) in single-phase grid-connected power systems. An adaptive filter (AF) based on the least mean square (LMS) algorithm is used to constitute the OSG in this study. The DC offset in the measured grid voltage signal can be significantly rejected in the developed OSG technique. This generates two pure orthogonal signals that are free from the DC offset. As a result, the DC offset rejection performance of the presented single-phase phase locked loop (SPLL) can be enhanced. A mathematical model of the developed OSG and the principle of the adaptive filter based SPLL (AF-SPLL) are presented in detail. Finally, simulation and experimental results demonstrate the feasibility of the proposed AF-SPLL.

• 한국전자파학회논문지
• /
• 제22권2호
• /
• pp.258-264
• /
• 2011

본 논문은 GSM(Global System for Mobile communications)에서 주로 사용되는 Offset-PLL(Phase Locked Loop) 방식을 사용하여 낮은 위상 잡음과 빠른 위상 고정 시간, 우수한 불요파 특성을 갖는 주파수 합성기를 설계 제작하였다. 제안된 주파수 합성기의 구조는 3번의 주파수 하향 변환을 통해 낮은 위상 잡음 갖도록 하였으며, 높은 주파수 해상도를 갖도록 세 개의 offset 주파수중 최종 offset 주파수를 DDS(Direct Digital Synthesizer)를 이용하여 생성하였다. 또한, 빠른 스위칭 속도를 가질 수 있도록 DAC(Digital to Analog Converter)를 사용하였다. DAC 사용에 따른 위상 잡음 열화를 줄이기 위해 DAC 노이즈 제거를 위한 필터를 설계하여 성능을 개선하였다.

• 한국정보전자통신기술학회논문지
• /
• 제12권1호
• /
• pp.1-6
• /
• 2019

본 논문에서는 복수개의 부궤환 루프를 도입하여 칩 크기를 획기적으로 줄이면서 잡음 특성을 유지할 수 있는 위상고정루프를 제안하였다. 칩 면적을 최소화하는 것이 주목표이므로 하나의 작은 크기의 커패시터로 구성된 1차 루프필터와 복수개의 FVC를 사용하여 위상고정루프를 설계하였다. 전압제어 발진기에 연결된 복수개의 주파수-전압 변환 회로(frequency voltage converter : FVC)는 위상고정루프 내부에 복수개의 부궤환 루프를 만든다. 제안된 위상고정루프에서는 복수개의 부궤환 루프가 크기가 아주 작은 하나의 커패시터로만 구성된 루프필터를 가진 위상고정루프를 안정하게 동작하도록 해준다. 제안된 위상고정루프는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여 설계되었다. 시뮬레이션 결과는 1.6ps 지터와 $10{\mu}s$ 위상고장시간을 보여주었다.