• 대한전기학회:학술대회논문집
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• 대한전기학회 2000년도 하계학술대회 논문집 B
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• pp.684-686
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• 2000

Switched reluctance motor(SRM) has the advantages of simple structure, low rotor inertia. and high efficiency. However position sensor is essential in SRM in order to synchronize the phase excitation to the rotor position. The position sensors increase the cost of drive system and tend to reduce system reliability. This paper investigates the speed control of sensorless SRM in which the phase current and change rate are utilized in position decision, and the period of dwell angle is variable by compensating the rotor angle for speed control. The proposed system consists of position decision. phase locked loop controller, switching angle controller and inverter. The performances in the proposed system are verified through the experiment.

• 대한전자공학회논문지SP
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• 제44권5호
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• pp.45-53
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• 2007

DTV수신기에서 송신신호를 완벽하게 복원하기 위해서는 채널의 영향으로 인해 파일롯의 위치가 바뀌고 위상이 틀어지는 것을 보상해주는 반송파 주파수 동기와 샘플링 클락 주파수와의 위상오차로 인해 발생하는 샘플링 타이밍 오차를 보상하는 심볼 타이밍 동기가 모두 획득되어야 한다. 심볼 타이밍 동기부는 일반적으로 다중레벨을 가지는 신호에 사용되는 가드너(Gardner)방법을 사용한다. 가드너 방법은 매 심볼마다 타이밍 에러성분을 추출하므로 다중경로 채널에서 타이밍동기를 추적하면서 유지하는데 유리한 방식이다. 본 논문에서는 가드너 방법에서 에러를 검출하기 위해 사용되는 가드너 타이밍 에러 검출기(Timing Error Detector)가 수신파워레벨이 기준 파워레벨에서 크게 벗어날 경우 동기를 획득할 수 없는 문제점을 해결하기 위해 1단계로 가드너 타이밍 에러 검출기 블록 앞에 수신파워레벨을 계산하여 보정하는 블록을 추가하여 수신파워레벨을 보정한다. 2단계로 반송파 주파수동기와 심볼타이밍동기에 사용되는 PLL(Phase Locked Loop)회로의 빠른 동기 획득과 동기 획득 후 지터량을 줄이기 위하여 루프필터의 출력 값의 평균을 이용하여 옵셋량을 추정하여 추정된 옵셋의 변화율에 따라 단계적 대역폭을 가지는 적응적인 루프필터를 반송파 주파수 동기 회로와 심볼 타이밍동기 회로에 적용함으로써 최적의 동기성능을 얻는다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권1호
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• pp.10-17
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• 2012

This paper presents a clock regenerator using two $2^{nd}$ order ${\sum}-{\Delta}$ (sigma-delta) modulators for wide range of dividing ratio as defined in HDMI standard. The proposed circuit adopts a fractional-N frequency synthesis architecture for PLL-based clock regeneration. By converting the integer and decimal part of the N and CTS values in HDMI format and processing separately at two different ${\sum}-{\Delta}$ modulators, the proposed circuit covers a very wide range of the dividing ratio as HDMI standard. The circuit is fabricated using 0.18 ${\mu}m$ CMOS and shows 13 mW power consumption with an on-chip loop filter implementation.

• 한국통신학회논문지
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• 제21권12호
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• pp.3069-3085
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• 1996

This paper shows an accurate charge-pump PLL model which considers the wave-form distortion in high speed operation of charge-pump PLL, the leakage current in loop filter, and a physical limit in charge-pump. With proposed model of charge-pump PLL, overload and stability are derived theoretically and the results are compared to the conventional model. Unlike the ideal charge-pump PLL that simplifies calculations, it is possible to analyze the transient-state and the steady-state at the same time with proposed accurate model. Thus, charge-pump over load, in the transient-state and the stead-state of charge-pump, is accuragely analyzed and the results are confirmed with simulation.

• 한국광학회지
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• 제11권5호
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• pp.330-334
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• 2000

40 Gbit/s 속도의 시분할 다중화(OTDM)된 광펄스 신호열로부터 반도체 광증폭기의 4광파 혼합 신호에 포함된 위상정보를 이용하여 10GHz로 위상 동기된 진동자 신호를 추출하였다. 제작된 위상 동기 회로는 5시간이상 안정되게 동작되었고, 위상 동기 주파수의 작동범위는 입력 광펄스의 기본 주파수의 10KHz 이내로 측정되었다.

• 전자공학회논문지
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• 제54권2호
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• pp.133-138
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• 2017

본 논문은 RC 시정수 회로를 이용하여 지터 특성을 개선한 위상고정루프의 구조를 제안하였다. RC 시정수 회로에서는 루프 필터 전압이 작은 시정수와 큰 시정수 값을 가지는 회로를 통과하여 비교기로 전달된다. 작은 시정수 값을 가지는 회로를 지나는 신호는 거의 루프 필터 출력 전압과 같은 값을 가진다. 큰 시정수 값을 가지는 회로를 지나는 신호는 루프 필터 출력전압의 평균값을 가지며, 비교기회로에서 기준 신호 역할을 한다. 비교기의 출력 신호는 루프 필터에 전류를 공급하는 보조 전하펌프를 제어한다. 루프 필터 출력 전압이 상승하면 보조 전하펌프는 루프 필터에서 전류를 방전시켜 루프 필터 출력 전압이 하강하게 하고, 또는 루프 필터 출력 전압이 하강하면 보조 전하펌프는 루프 필터에서 전류를 충전시켜 루프 필터 출력 전압이 상승하게 한다. 이런 부궤환 루프는 필터 출력 전압 변동 폭을 줄여서 지터 크기를 감소시켜준다.

• Journal of Electrical Engineering and Technology
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• 제6권5호
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• pp.658-665
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• 2011

In the present paper, a novel fast peak detector for single- or three-phase unsymmetrical voltage sags is proposed. The proposed detector is modified from a single-phase digital phase-locked loop based on a d-q transformation using an all-pass filter (APF). APF generates a virtual phase with $90^{\circ}$ phase delay. However, this virtual phase cannot reflect a sudden change of the grid voltage in the moment of voltage sag, which causes a peak value to be significantly distorted and to settle down slowly. Specifically, the settling time of the peak value is too long when voltage sag occurs around a zero crossing, such as phase $0^{\circ}$ and $180^{\circ}$. This paper describes the operating principle of the APF problem and proposes a modified all-pass filter (MAPF) to mitigate the inherent APF problem. In addition, a new fast peak detector using MAPF is proposed. The proposed detector is able to calculate a peak value within 0.5 ms, even when voltage sag occurs around zero crossing. The proposed fast peak detector is compared with the conventional detector using APF. Results show that the proposed detector has faster detection time in the whole phase range. Furthermore, the proposed fast peak detector can be effectively applied to unsymmetrical three-phase voltage sags. Simulation and experimental results verify the advantages of the proposed detector and MAPF.

• Journal of Power Electronics
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• 제16권3호
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• pp.1110-1121
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• 2016

The mathematical model of a three phase PWM converter under the stationary αβ reference frame is deduced and constructed based on a Proportional-Resonant (PR) regulator, which can replace trigonometric function calculation, Park transformation, real-time detection of a Phase Locked Loop and feed-forward decoupling with the proposed accurate calculation of the inductance voltage vector. To avoid the parallel resonance of the LCL topology, the active damping method of the proportional capacitor-current feedback is employed. As to current vector error elimination, an optimized PR controller of the inner current loop is proposed with the zero-pole matching (ZPM) and cancellation method to configure the regulator. The impacts on system's characteristics and stability margin caused by the PR controller and control parameter variations in the inner-current loop are analyzed, and the correlations among active damping feedback coefficient, sampling and transport delay, and system robustness have been established. An equivalent model of the inner current loop is studied via the pole-zero locus along with the pole placement method and frequency response characteristics. Then, the parameter values of the control system are chosen according to their decisive roles and performance indicators. Finally, simulation and experimental results obtained while adopting the proposed method illustrated its feasibility and effectiveness, and the inner current loop achieved zero static error tracking with a good dynamic response and steady-state performance.

• 한국정보통신학회논문지
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• 제16권12호
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• pp.2716-2724
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• 2012

본 논문에서는 기존의 fractional-N 위상고정루프의 가장 큰 문제점인 fractional 스퍼를 억제하기 위해 위상차-전압 변환기(Phase Difference-to-Voltage Converter : PDVC)를 도입하였다. PDVC는 위상주파수 검출기 출력 신호의 위상차에 따라 전하펌프의 전류량을 조절한다. 제안한 구조는 위상 주파수 검출기(phase frequency detector) 신호들의 위상차가 커지면 전하펌프(charge pump) 전류를 감소시켜 fractional 스퍼를 줄일 수 있는 구조이다. 회로는 1.8V $0.18{\mu}m$ CMOS 공정의 파라미터를 이용하여 HSPICE로 시뮬레이션을 수행하고 회로의 동작을 검증하였다.

• 대한전자공학회논문지SD
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• 제42권8호
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• pp.43-52
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• 2005

프리스케일러는 PLL(Phase Locked Loop)의 동작속도를 결정하는 중요한 부분으로서 저전력의 요구조건 또한 만족해야 한다. 따라서 프리스케일러에 적용되는 TSPC(True single pulse clocked) D-플립플롭의 설계가 중요하다. 기존의 TSPC D-플런플롭은 출력단의 글리치(glitch) 문제와 클럭의 프리차지(precharge)구간에서 내부노드의 불필요한 방전으로 인한 소비전력이 증가하는 단점이 있다. 본 논문에서는 프리차지와 방전을 위한 클럭 트랜지스터 패스를 공유함으로서 클럭 트랜지스터의 수를 감소시켰고, 입력 단에 PMOS 트랜지스터를 추가하여 프리차지 구간동안의 불필요한 방전을 차단함으로서 소비전력을 최소화하였다. 또한 출력 단에 mos 트랜지스터를 추가함으로서 글리치 문제를 제거했고, 안정적인 동작을 하는 TSPC D-플립플롭을 제안하였다. 제안된 D-플립플롭을 프리스케일러에 적용시켜 검증한 결과 3.3V에서의 최대동작주파수는 2.92GHz, 소비전력은 10.61mw로 기존의 회로$^[6]$와 비교하였을 때 PDP(Power-Delay-Product) 측면에서 $45.4\%$의 개선된 결과를 얻었다.