• 전자공학회논문지
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• 제50권12호
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• pp.63-70
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• 2013

본 논문은 외부 커패시터 없이 광범위 하게 높은 전원 공급 잡음 제거비(PSRR)을 갖는 선형 정류기(LDO)에 관한 것이다. 제안된 LDO는 높은 PSRR과 안정도를 유지하기 하기 위해 nested Miller 보상 기술을 사용하였고, 내부적으로 캐스코드(cascode) 보상과 전류버퍼(current buffer) 보상 기술을 사용하였다. 또한 외부의 부하 커패시터가 없기 때문에 외부 하드웨어 비용을 최소화 하였고, 제안된 보상 기법을 사용하여 내부에 작은 커패시터를 사용하고도 안정도를 확보할 수 있었다. 설계된 LDO는 2.5V~4.5V의 입력 전압을 받아서 1.8V의 전압을 출력하고 최대 10mA의 부하 전류를 구동할 수 있다. 일반 0.18um CMOS 공정을 이용하여 제작하였고 면적은 300um X 120um 이다. 측정된 PSRR은 DC일 때 -76dB, 1MHz일 때 -43dB를 만족한다. 동작 전류는 25uA를 소모한다.

• 전기전자학회논문지
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• 제20권3호
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• pp.318-321
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• 2016

IoT 산업이 빠르게 성장하면서 전원 관리 집적회로의 중요성이 부각되고 있다. 본 논문에서는 리플 Subtractor, 피드 포워드 커패시터, OTA를 이용한 LDO 구조를 제안한다. 이를 통해 10MHz가 넘는 고주파 영역에서도 -40dB 이상 높은 전원 전압 제거비(PSRR)를 얻었다. 설계된 Low-Dropout(LDO) 레귤레이터는 $0.18{\mu}m$ CMOS 공정에서 설계되었으며 시뮬레이션 결과 PSRR은 부하 전류 40mA, 500kHz에서 -73.4dB다. 최대 구동 가능 전류는 40mA이다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2010년도 추계학술발표논문집 1부
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• pp.378-381
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• 2010

본 논문에서는 LDO레귤레이터의 PSRR을 향상 및 전압가변 조정이 가능한 능동 Replica LDO 레귤레이터를 설계하였다. 일반적인 레귤레이터의 PSRR과 회로의 안정성 확보를 위해서 사용된 Replica회로의 경우, 안정된 동작을 유지하기 위해서는 DC 매칭이 이루어져야 한다. 본 논문에서는 능동 Replica LDO회로를 제안하였다. 제안된 회로는 CMFB회로에 의하여 DC 전위의 매칭이 이루어지도록 하였으며, 레귤레이터의 출력전압도 일정한 범위내에서 조정이 가능하다. 또한 HSPCIE시뮬레이션 결과, 제안된 능동 Replica LDO회로의 PSRR특성이 기존 LDO구조에 비하여 좋은 결과을 얻을 수 있음을 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권4호
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• pp.528-533
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• 2016

A low voltage high PSRR CMOS Bandgap circuit capable of generating a stable voltage of less than 1 V (0.8 V and 0.5 V) robust to Process, Voltage and Temperature (PVT) variations is proposed. The high PSRR of the circuit is guaranteed by a low-voltage current mode regulator at the central aspect of the bandgap circuitry, which isolates the bandgap voltage from power supply variations and noise. The isolating current mirrors create an internal regulated voltage $V_{reg}$ for the BG core and Op-Amp rather than the VDD. These current mirrors reduce the impact of supply voltage variations. The proposed circuit is implemented in a $0.35{\mu}m$ CMOS technology. The BGR circuit occupies $0.024mm^2$ of the die area and consumes $200{\mu}W$ from a 5 V supply voltage at room temperature. Experimental results demonstrate that the PSRR of the voltage reference achieved -118 dB at frequencies up to 1 kHz and -55 dB at 1 MHz without additional circuits for the curvature compensation. A temperature coefficient of $60 ppm/^{\circ}C$ is obtained in the range of -40 to $120^{\circ}C$.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2011년도 춘계학술논문집 1부
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• pp.362-365
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• 2011

본 논문에서는 PSRR특성을 향상할 수 있는 능동 Replica LDO레귤레이터 회로를 설계하였고, 능동 Replica LDO레귤레이터의 Replica단과 출력단에서 발생할 수 있는 DC전압 부정합을 최소화하기 위하여 DC정합이 가능한 전압제어회로를 설계하였다. 설계된 회로에서 DC정합을 위한 전압제어회로를 사용함으로써 PSRR 특성향상과 함께 안정된 출력특성을 얻을 수 있었다. HSPICE 시뮬레이션 결과, 5V 가변입력할 때, DC출력특성은 3V∼3.12V까지 일정한 값을 유지함을 알 수 있었으며 PSRR특성은 -28@10HZ로 확인되었다.

• 센서학회지
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• 제5권6호
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• pp.25-34
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• 1996

본 논문에서는 압저항형 압력센서를 위한 신호처리회로를 설계하였다. 신호처리회로는 압저항형 압력센서를 구동하기 위한 기준전압 회로와 미소한 센서 신호의 증폭을 위한 인스트루먼트 증폭기로 구성이 되어있다. 신호처리회로는 단일 폴리 이중 메탈(single poly double metal) $1.5\;{\mu}m$ BiCMOS 공정 파라미터를 이용하여 HSPICE로 시뮬레이션 하였다. 시뮬레이션 결과, 밴드갭 기준전압회로의 온도 계수는 $0\;{\sim}\;70^{\circ}C$의 범위에서 $21\;ppm/^{\circ}C$였고 PSRR은 80 dB였다. BiCMOS 증폭기의 이득, 옵셋, CMRR, CMR, PSRR, 특성은 CMOS나 바이폴라보다 우수하였고 전력소비 및 잡음전압 특성은 CMOS가 우수하였다. 설계한 신호처리 회로는 옵셋이 적고 입력 임피던스가 높으며 CMRR 특성이 우수하기 때문에 센서 및 계측용 신호처리회로로서 사용하기에 적합하다.

• 전기전자학회논문지
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• 제18권1호
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• pp.37-44
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• 2014

In this paper we present an LDO based on an error amplifier. The designed error amplifier has a gain of 89.93dB at low frequencies. This amplifier's Bandwidth is 50.8MHz and its phase margin is $59.2^{\circ}C$. Also we proposed a BGR. This BGR has a low output variation with temperature and its PSRR at 1 KHz is -71.5dB. For a temperature variation from $-40^{\circ}C$ to $125^{\circ}C$ we have just 9.4mV variation in 3.3V LDO output. Also it is stable for a wide range of output load currents [0-200mA] and a $1{\mu}F$ output capacitor and its line regulation and especially load regulation is very small comparing other papers. The PSRR of proposed LDO is -61.16dB at 1 KHz. Also we designed it for several output voltages by using a ladder of resistors, transmission gates and a decoder. Low power consumption is the other superiority of this LDO which is just 1.55mW in full load. The circuit was designed in $0.35{\mu}m$ CMOS process.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 춘계학술대회
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• pp.483-485
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• 2010

Rail-to-rail 입력 범위를 가지는 200kS/s 10-bit successive approximation (SA) ADC가 제안된다. 제안된 SA ADC는 DAC, 비교기, 그리고 successive approximation register (SAR) logic으로 구성된다. DAC는 전력소모를 줄이고 면적을 줄이기 위해 capacitor를 이용한 folded-type으로 구현되며, parasitic 성분에 의한 영향을 줄이기 위해 boosted NMOS switch를 사용한다. 또한 fully differential voltage-to-time converter를 이용하는 time-domain comparator를 제안한다. 이는 PSRR 및 CMRR을 향상시킨다. 또한 출력의 유효구간을 반으로 줄인 flip-flop을 사용함으로 SAR logic의 전력소모와 chip area를 줄인다. 제안된 SA ADC는 1V supply를 가지는 $0.18{\mu}m$ CMOS 공정을 사용한다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1995년도 하계학술대회 논문집 C
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• pp.1108-1110
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• 1995

This paper presents a balanced CMOS complementary folded cascode OP-AMP topology that achieves improved DC gain using the gain boosting technique, a high unity-gain frequency and improved slew rate using the CMOS complementary cascode structure and a high PSRR using the balanced output stage. Bode-plot measurements of a balanced CMOS complementary folded cascode OP-AMP show a DC gain of 80dB, a unity-gain frequency of 110MHz and a slew rate of $274V/{\mu}s$(1pF load). This balanced CMOS complementary folded cascode OP-AMP is well suited for high frequency analog signal processing applications.

• 전자공학회논문지C
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• 제34C권4호
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• pp.1-15
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• 1997

This paper proposes CMOS on-chip voltage and current reference circuits that operate at supply voltages between 2.5V and 5.5V without using a vonventional bandgap voltage structure. The proposed reference circuits based on enhancement-type MOS transistors show low cost, compatibility with other on-chip MOS circuits, low-power consumption, and small-chip size. The prototype was implemented in a 0.6 um n-well single-poly double-metal CMOS process and occupies an active die area of $710 um \times 190 um$. The proposed voltage reference realizes a mean value of 0.97 V with a standard deviation of $\pm0.39 mV$, and a temperature coefficient of $8.2 ppm/^{\circ}C$ over an extended temeprature range from TEX>$-25^{\circ}C$ to $75^{\circ}C$. A measured PSRR (power supply rejection ratio) is about -67 dB at 50kHz.