• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 추계학술대회 논문집 전기설비전문위원
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• pp.10-13
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• 2004

현재 고도의 정보화 사회에서는 계측기 및 정보통신기기의 발달로 정확한 신뢰성이 요구되고 있으나, 정전이나 순간적 전압강하와 같은 전력장애의 요인은 산업에 막대한 영향을 미치므로 경제적 손실 등의 치명적인 피해를 준다. 이 문제를 해결하는 방안으로 무정전전원장치(UPS : Uninterruptible Power Supply)의 필요성이 요구되는 현실입니다. 그러나 UPS을 사용함으로써 문제점도 야기되고 있는 주요 원인은 밧데리의 불량과 교체에 따른 환경적인 문제가 대두되고 있는 헌상입니다. 문제점을 해소하기 위한 방안으로 축전지없이 정전을 보상하는 방식을 채택시 축전지 설치장소 확보, 운영관리, 교체 등에 따른 경제적 손실을 크게 줄일 수 있으며, 또한 축전지 미사용으로 인한 환경공해 문제가 해결 할 수 있다. 이러한 문제점을 해결하고자 PS 장비의 효율성과 신뢰성 모두가 향상되고 또한 장비의 연간 유지보수 비용 절감 및 환경 공해로부터 문제를 해소 할 수 있는 다이나믹 무정전전원장치(Dynamic Uninterruptible Power Supply)의 필요성이 대두되고 있는 실정입니다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2006년도 전력전자학술대회 논문집
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• pp.435-437
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• 2006

KSTAR (Korea Superconducting Tokamak Advanced Research) 장치는 Tokamak 개념의 핵융합 연구 장치로서 플라즈마를 가두기 위한 자장을 발생하는 토로이달 자장(Toroidal Field, TF) 코일과 플라즈마 발생 및 형상 조정을 위한 폴로이달 자장 (Poloidal Filed, PF) 코일로 구성되며, 초전도 코일을 이용한다. TF코일의 전원장치로는 40 kA급의 안정된 직류 전원장치가 필요하며, PF 코일의 전원장치로는 빠른 전류상승 및 피드백 기능을 갖춘 정밀 대전류 전원을 필요로 한다. 또한 초전도 코일의 ??????치현상 발생 시 코일과 전원장치 보호를 위한 대전류 직류 차단시스템을 필요로 한다. KSTAR 장치의 설계에 의하면 상하 7쌍의 초전도 PF 코일에 약 1MA/sec급의 고속 전류구동을 운전 시나리오에 따라 인가하여 핵융합 연구를 위한 플라즈마를 생성한다. 본 논문은 TF 및 PF 코일에 대전류를 인가하기 위해서 개발된 전원장치 (Power Supply, PS)에 관한 연구이다.

• 대한전자공학회논문지SD
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• 제44권3호
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• pp.59-64
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• 2007

본 논문은 FPD(Flat panel Display)용 TCON(Timing Controller) 칩의 PLL에 관한 것이다. TCON 동작 시 발생하는 전원전압 변화에 대해 일정한 주파수를 출력하도록 하는 V-I 변환기를 설계하였다 새로운 V-I 변환기는 VCO's(전압 제어 발진기)의 출력 주파수를 결정짓는 전원 전압의 변화를 그에 상응하는 전류로 보상하여 전원 전압에 둔감하게 하였다. 설계된 회로는 TSMC 0.25um 1-poly 3-metal CMOS 공정으로 구현하였으며 2.5V 공급 선원에서 $192\sim360MHz$로 동작하도록 설계 하였다. 측정 결과 $192\sim360MHz$내에서 100ps 근처의 RMS 지터을 나타내었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권4호
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• pp.506-517
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• 2015

This paper presents a 1.248 Gb/s - 2.918 Gb/s low-power receiver MIPI-DigRF M-PHY with a fully digital frequency detection loop. MIPI-DigRF M-PHY should be operated in a very short training time which is $0.01{\mu}s$ the for HS-G2B mode. Because of this short SYNC pattern, clock and data recovery (CDR) should have extremely fast locking time. Thus, the quarter rate CDR with a fully digital frequency detection loop is proposed to implement a fast phase tracking loop. Also, a low power CDR architecture, deserializer and voltage controlled oscillator (VCO) are proposed to meet the low power requirement of MIPI-DigRF M-PHY. This chip is fabricated using a $0.11{\mu}m$ CMOS process, and the die area is $600{\mu}m{\times}250{\mu}m$. The power consumption of the receiver is 16 mW from the supply voltage of 1.1 V. The measured lock time of the CDR is less than 20 ns. The measured rms and peak jitter are $35.24ps_{p-p}$ and $4.25ps_{rms}$ respectively for HS-G2 mode.

• 한국전자파학회논문지
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• 제26권5호
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• pp.492-498
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• 2015

회로 구성 요소의 집적도가 꾸준히 증가하는 경박단소화 추세에 따라, 회로와 각종 전자 시스템들의 전자파 내성(EMS: Electromagnetic Susceptibility) 문제가 대두되고 있다. 그 중에서도 VCO(Voltage Controlled Oscillator)는 RF 시스템에서 중요한 역할을 하는 만큼, 해당 회로의 전자파 내성에 대한 연구를 필요로 하는 실정이다. 따라서 본 논문에서는 전기적 발진기에서 발생하는 위상 잡음을 선형시불변(LTV: Linear Time Variant) 시스템으로 해석하는 위상 잡음 이론을 적용하여, 1.2 GHz 의 기준 발진 주파수를 갖는 링 VCO와 LC VCO에 대해 전원 전압에 가해진 잡음에 따른 전자파 내성을 분석하였다. 시간 영역 시뮬레이션 결과로, 위상잡음 특성을 나타내는 지표가 되는 임펄스 강도를 추출하는 알고리즘을 구현하였다. 전원 잡음이 존재하지 않는 경우에는 두 VCO에서 발생하는 지터의 크기가 2.1 ps로써 비슷하였으나, 다양한 전원 잡음이 인가됨에 큰 차이를 보이며, LC VCO의 EMS 특성이 링 VCO에 비해 우수한 것을 임펄스 감도 함수와 eye-diagram을 통해 확인하였다.

• 농업과학연구
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• 제49권1호
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• pp.61-75
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• 2022

The first purpose of this study is to evaluate the usefulness of pork traceability data, which is monthly time-series data, and to draw implications with regard to its usefulness. The second purpose is to construct a dynamic ecological equation model (DEEM) that reflects the biological characteristics at each growth stage, such as pregnancy, birth and growth, and the slaughter of pigs, using traceability data. With the monthly pig model devised in this study, it is expected that the number of slaughtered animals (supply) that can be shipped in the future is predictable and that policy simulations are possible. However, this study was limited to traceability data and focused only on building a supply-side model. As a result of verifying the traceability data, it was found that approximately 6% of farms produce by mixing great grand parent (GGP), grand parent (GP), parent stock (PS), and artificial insemination (AI), meaning that it is necessary to separate them by business type. However, the analysis also showed that the coefficient values estimated by constructing an equation for each growth stage were consistent with the pig growth outcomes. Also, the model predictive power test was excellent. For this reason, it is judged that the model design and traceability data constructed with the cohort and the dynamic ecological equation model system considering biological growth and shipment times are excellent. Finally, the model constructed in this study is expected to be used as basic data to inform producers in their decision-making activities and to help with governmental policy directions with regard to supply and demand. Research on the demand side is left for future researchers.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권2호
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• pp.145-151
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• 2013

In this paper, a low power, small area cyclic time-to-digital converter in All-Digital PLL for DVB-S2 application is presented. Coarse and fine TDC stages in the two-step TDC are shared to reduce the area and the current consumption maintaining the resolution since the area of the TDC is dominant in the ADPLL. It is implemented in a 0.13 ${\mu}m$ CMOS process with a die area of 0.12 $mm^2$. The power consumption is 2.4 mW at a 1.2 V supply voltage. Furthermore, the resolution and input frequency of the TDC are 5 ps and 25 MHz, respectively.

• Journal of Power Electronics
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• 제15권6호
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• pp.1508-1516
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• 2015

A single phase H-bridge inverter is employed in conventional Inductive Power Transfer (IPT) systems as the primary side power supply. These systems may not be suitable for some high power applications, due to the constraints of the power electronic devices and the cost. A high-frequency cascaded multi-level inverter employed in IPT systems, which is suitable for high power applications, is presented in this paper. The Phase Shift Pulse Width Modulation (PS-PWM) method is proposed to realize power regulation and selective harmonic elimination. Explicit solutions against phase shift angle and pulse width are given according to the constraints of the selective harmonic elimination equation and the required voltage to avoid solving non-linear transcendental equations. The validity of the proposed control approach is verified by the experimental results obtained with a 2kW prototype system. This approach is expected to be useful for high power IPT applications, and the output power of each H-bridge unit is identical by the proposed approach.

• 전기전자학회논문지
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• 제23권4호
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• pp.1257-1264
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• 2019

본 논문에서는 모바일 산업 프로세서 인터페이스(MIPI:mobile industry processor interface)의 C-PHY 사양 버전 1.1을 지원하는 3-GSymbol/s/lane 송수신기가 제안된다. 제안한 송수신기는 3 개 채널에서 3 개 레벨 신호의 사용으로 인해 저하된 신호 보존성을 개선하기 위해 채널 부정합 보정을 수행한다. 제안된 채널 부정합 보정은 수신기에서 채널 부정합을 검출하고, 검출 결과에 따라 송신기에서 전송 데이터의 지연 시간을 조정함으로써 수행된다. 수신기에서 채널 불일치 검출은 송신기로부터 전송된 정해진 데이터 패턴에 대하여 수신된 신호의 위상을 비교함으로써 수행된다. 제안된 MIPI C-PHY 송수신기는 1.2 V 공급 전압의 65 nm CMOS 공정을 사용하여 설계되었다. 각 송수신기 레인의 면적과 전력소모는 각각 0.136 ㎟와 17.4 mW/GSymbol/s이다. 제안된 채널 부정합 보정은 채널 부정합으로 인한 88.6 ps의 시간 지터를 34.9 ps로 줄인다.

• 한국산업정보학회논문지
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• 제18권5호
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• pp.25-32
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• 2013

고속 저전력 모바일 응용분야를 위한 1.8V 2-Gb/s scalable low voltage signaling (SLVS) 송신단을 제안한다. 제안하는 송신단은 데이터 전송을 위한 4-lane 송신단, 소스 동기 클록 방식을 위한 1-lane 송신단, 그리고 8-phase 클록 발생기로 구성된다. 제안하는 SLVS 송신단은 50 mV에서 650 mV의 출력 전압 범위를 가지며 고속 동작 모드와 저전력 모드를 제공한다. 또한, signal integrity를 개선하기 위한 출력 드라이버의 임피던스 교정 기법이 제안된다. 제안하는 SLVS 송신단은 1.8 V의 공급 전압을 가지는 0.18-${\mu}m$ 1-poly 6-metal CMOS 공정을 이용하여 구현된다. 구현된 SLVS 송신단의 데이터 jitter의 시뮬레이션 결과는 2-Gb/s의 데이터 전송속도에서 8.04 ps이다. 1-lane을 위한 SLVS 송신단의 면적과 전력소모는 각각 $422{\times}474{\mu}m^2$와 5.35 mW/Gb/s이다.