• 정보처리학회논문지A
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• 제15A권1호
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• pp.61-68
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• 2008

본 논문에서는 MPEG-2, MPEG-4, H.264/AVC 및 VC-1 코덱 표준을 동시에 지원하는 멀티 포맷 비디오 복호기 (MFD)의 설계 방법을 제안한다. 제안하는 MFD는 디지털-TV SoC 에 필요한 고사양의 고화질급 비디오 처리를 목표로 하였다. 리스크 프로세서, 온칩 메모리 및 주변 회로 등의 크기가 큰 공용 자원들을 공유하여 크기를 최소화 하였다. 또한, 코덱 별로 추가 및 제거가 용이한 분리 가능한 구조를 사용하였다. 이러한 구조는 이미 설계되고 검증된 코덱의 안정성의 유지를 용이하게 해준다. 설계된 MFD는 65nm 공정에서 크기가 약 2.4M 게이트 이며, 동작속도는 225MHz이다. 본 논문에서 제안한 MFD는 현재까지 알려진 MFD 중 최고 성능인 고화질급(1080p@30fps) 이상의 비디오 디코딩을 지원하며, 가장 많은 종류의 비디오 코덱 표준을 지원한다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2006년도 6th International Meeting on Information Display
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• pp.647-650
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• 2006

Low temperature polycrystalline silicon (LTPS) technology using a high power laser have been widely applied to thin film transistors (TFTs) for liquid crystal, organic light emitting diode (OLED) display, driver circuit for system on glass (SOG) and static random access memory (SRAM). Recently, the semiconductor industry is continuing its quest to create even more powerful CPU and memory chips. This requires increasing of individual device speed through the continual reduction of the minimum size of device features and increasing of device density on the chip. Moreover, the flat panel display industry also need to be brighter, with richer more vivid color, wider viewing angle, have faster video capability and be more durable at lower cost. Kornic Systems Co., Ltd. developed the $KORONA^{TM}$ LTP/GLTP series - an innovative production tool for fabricating flat panel displays and semiconductor devices - to meet these growing market demands and advance the volume production capabilities of flat panel displays and semiconductor industry. The $KORONA^{TM}\;LTP/GLTP$ series using DPSS laser and XeCl excimer laser is designed for the new generation of the wafer & FPD glass annealing processing equipment combining advanced low temperature poly-silicon (LTPS) crystallization technology and object-oriented software architecture with a semistandard graphical user interface (GUI). These leading edge systems show the superior annealing ability to the conventional other method. The $KORONA^{TM}\;LTP/GLTP$ series provides technical and economical benefits of advanced annealing solution to semiconductor and FPD production performance with an exceptional level of productivity. High throughput, low cost of ownership and optimized system efficiency brings the highest yield and lowest cost per wafer/glass on the annealing market.

• 융합신호처리학회논문지
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• 제8권1호
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• pp.58-62
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• 2007

디지털 통신은 통신시스템의 구현과 모바일 화를 위해 필요하다. 모바일 화를 위한 무선 데이터 송신 그리고 수신은 이동 중 언제든지 그리고 어디 곳이든지 가능해야 한다. 모바일 통신 시스템은 소형화, 경량화 그리고 적은 소비전력으로 운영이 되어야 한다. 이러한 기술은 유비쿼터스 시대에서 모바일용 통신기기의 필수이다. 모바일 통신의 적용에서 요구되는 사항들은 다음과 같다. 첫째, 간단한 명령으로 데이터를 주고받을 수 있어야 한다. 둘째로 저 전력으로 구동되는 핸디 헬드형으로 구현되어야 한다. 셋째로 데이터 통신에 신뢰성이 있어야 한다. 이 기본적인 요구조건으로 구현된 시스템의 활용분야은 매우 다양해진다. 최근 각광 받고 있는 Car to Car 시스템에서 적용이 그 한 예이다. 이 시스템은 도로의 모든 상황을 자동차끼리 연결하여 전달해 주며 이로 인해 일어 날수 있는 여러 사고들은 막아 준다. 이러한 시스템을 신뢰성있게 구현하기 위해서는 기본적으로 디지털 데이터 통신이 필요하다. 본 논문에서는 디지털 데이터 통신을 위해서 CC1020 칩을 사용하여 통신 모뎀을 구현하였다. 이 침의 사용으로 주파수의 선택이 간결하게 되었고, 송신에서 수신 상태로 변환도 간단히 레지스터의 설정으로 가능하였다. 송신 출력도 10dBm로 통신 거리는 약 100m이다. 또한 칩의 전원이 3v의 저 전력을 사용하고, 간단한 레지스트 설정으로 송신 및 수신 상태에서 쉽게 sleeping mode 상태로 전환할 수 있었다. 결론으로 CC1020칩의 프로그램 알고리즘, MCU(Atmega128)과의 연결 회로도를 보였다. MCU와 CC1020의 연결 핀에서 중요한 파형을 그림으로 보였다. 그리고 실험에 사용된 송신부 및 수신부를 사진으로 보였으며, 이것을 이용하여 통신 수신율을 분석하였다.

• 대한전자공학회논문지SD
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• 제49권6호
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• pp.25-34
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• 2012

본 논문에서는 near-field scanning (NFS) 시스템을 위한 새로운 보정 방법을 제시하였다. 제안된 교정 방법은 새로운 near-field probe (NFP)와 circular patch patterns (CPPs) and meander patterns (MPs) 같은 새로 고안된 패턴으로 구성되어 있다. 제안된 패턴들은 IEC61967-2과 6에 언급된 기존의 방법과 비교해 공간 해상도을 개선하고 NFP의 교정 절차를 단순화하기 위해 사용하였다. 또한 감쇄 특성에 대한 NFP의 길이 효과를 8mm와 30mm의 길이를 가지고 조사하였다. 이러한 특성을 위해 지름 (D)가 20, 40, 60, 그리고 100mm의 CPP를 만들었고 여러 가지 폭과 간격을 가지는 MP를 설계하고 제작하였다. 단순화된 교정 절차를 이용하여 공간 해상도와 측정 높이 사이의 역 관계를 발견하였다. 테스팅 결과는 측정 높이 $200{\mu}m$에서 $120{\mu}m$의 공간해상도를 복잡한 수정 알고리듬 없이 8GHz 아래에서 얻을 수 있음을 보였다. 제작 단가를 위해 모든 패턴과 NFP는 일반적인 고가의 LTCC 대신 저가의 PCB (FR-4)을 이용해 실현하였다. 이결과를 칩 수주 EMC 사용 가능성을 검증하기 Sub-micron scale 동작이 가능한 NFSS을 제작하였고, 제안된 NFP를 이용하여 사용 칩의 측정결과 $200{\mu}m$ 패턴의 형태를 정확하게 묘사가 가능한 수준의 해상도를 확보하여 칩 수준 EMC 검증에 사용 할 수 있음을 증명하였다.

• 전자공학회논문지CI
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• 제49권3호
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• pp.8-14
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• 2012

최근 3D TV나 영화, 증강현실과 같은 대용량 고화질의 영상 응용분야가 확산됨에 따라 빠른속도로 영상을 처리하는 것이 요구되고 있다. 여러개의 프로세서로 구성되어 병렬처리 성능을 극대화 시킬 수 있는 SIMD구조의 컴퓨터는 다양하고 많은 양의 데이터들을 처리하는 것을 가속화한다. 다중접근기억장치인 MAMS는 여러개의 PE와 고성능 SIMD 구조에 최적화된 시스템으로 MAMS는 메모리 모듈을 $M{\times}N$의 2-D array 개념을 적용하여 X, Y 좌표 및 임의의 간격으로 pq개의 데이터 각각에 수평, 수직, 대각선, 역대각선, 블록의 다양한 방식으로 충돌없이 접근하며, 이 메모리모듈(MM)의 개수 m은 pq 개수보다 큰 소수이다. MAMS-PP4는 4개의 PE와 5개의 MM로 구성되어 기존에 구현된 바 있다. 이 논문에서는 MAMS-PP4의 확장으로 16개의 PE와 17개의 MM으로 구성된 MAMS-PP16에 대한 영상처리 알고리즘의 구현과 그에 따른 성능평가에 대해 소개한다. MAMS-PP16의 인스트럭션 포맷은 64비트로 확장되어 새로 설계 되었으며 특정 어플리케이션의 추가와 새로운 인스트럭션이 포함되어 있다. 본 논문에서는 구현된 알고리즘이 수행될 수 있도록 MAMS-PP16의 시뮬레이터를 개발하였다. 이 시뮬레이터를 통해 구현된 영상처리 알고리즘을 수행함으로서 MAMS-PP16의 성능이 향상되었음을 확인하였다. 영상처리 알고리즘 중 피라미드 기법을 적용하여 수행한 결과, 캐시를 사용하는 Serial processor에서는 랜덤한 응답인 반면, 캐시를 사용하지 않는 MAMS-PP16에서 일정한 응답을 확인하였다.

• 전자공학회논문지D
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• 제36D권5호
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• pp.11-20
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• 1999

마이크로 프로세서의 동작 속도가 빨라지면서 메모리의 데이터 전송 폭이 시스템 성능을 제한하는 중요 인자가 되고 있다. 또한 CPU와 메모리 및 입출력회로가 하나의 반도체에 집적되는 실장 제어용 마이크로 프로세서의 가격을 낮추기 위해서 메모리 크기를 줄이는 것이 중요하다. 본 논문에서는 코드 밀도가 높은 32 비트 마이크로 프로세서 구조로 가칭 확장 명령어 세트 컴퓨터(Extendable Instruction Set Computer: EISC)를 제안한다. 32 비트 EISC는 16개의 범용 레지스타를 가지며, 16 비트 고정 길이 명령어, 짧은 오프셋 인덱스 어드래싱과 짧은 상수 오퍼랜드 명령어를 가지며, 확장 레지스타와 확장 프래그를 사용하여 오프셋 및 상수 오퍼랜드를 확장할 수 있다. 32비트 EISC는 FPGA로 구현하여 1.8432MHz에서 모든 기능이 정상적으로 동작하는 것을 확이하였고, 크로스 어셈블러와 크로스 C/C++ 컴파일러 및 명령어 시뮬레이터를 설계하고 동작을 검증하였다. 제안한 EISC의 코드 밀도는 기존 RISC의 140-220%, 기존 CISC의 120-140%로 현격하게 높은 장점을 가진다. 따라서 데이터 전송 폭을 적게 요구하므로 차세대 컴퓨터 구조로 적합하고, 프로그램 메모리 크기가 작아지므로 실장 제어용 마이크로 프로세서에 적합하기 때문에 폭 넓은 활용이 기대된다.

• 대한전자공학회논문지SP
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• 제38권5호
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• pp.509-517
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• 2001

전역탐색알고리즘(full-search algorithm, FSA)은 탐색영역의 범위가 커짐에 따라 방대한 양의 계산을 필요로 하기 때문에 이에 따른 알고리듬의 처리시간이 커지고, 하드웨어로 구현했을 때 회로가 복잡해진다는 문제점을 안고 있다. 본 논문에서는 이러한 문제점을 개선하기 위한 방안으로 비트플레인 정합에 의한 움직임 추정기의 VLSI 구조를 제안한다. 제안된 움직임 추정기에서는 비트 플레인 정합기준을 이용하여 기존의 전역 탐색 알고리즘을 하나의 이진영상으로 적용함으로써 움직임 추정에 소요되는 연산의 양을 크게 줄이면 서도 전역탐색 알고리듬과 유사한 움직임 추정 성능을 갖도록 하였으며, 제안된 VLSI 구조에서는 두 개의 프로세싱 코어를 채택하여 데이터 흐름을 시스톨릭 (systolic) 어레이의 형태로 제어하여, 시스템 내부의 SRAM을 제거하여 동작 속도 상의 이득뿐만 아니라, 메모리 공정을 필요로 하지 않는 저가의 공정을 사용 가능하게 함으로써 제작상의 비용을 절감할 수 있는 해결책을 제시하였다. 구현된 하드웨어는 VHDL을 이용하여 설계하고, 기능 검증을 수행한 후 0.6-μm three-metal CMOS 공정을 이용하여 8.15 X 10.84㎟의 크기로 집적하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2003년도 학술회의 논문집 정보 및 제어부문 A
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• pp.211-214
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• 2003

현재 VOD 의 구현 방식은 PC기반을 이용하여 구현되고 있는데 이 VOD를 PC기반이 아닌 Embedded System으로 구현하는 연구를 수행하였다. 이 시스템의 OS는 WindowsCE.net을 이용하였으며, x86코어를 내장한 Sc1200(National사의 Geode제품군)을 CPU로 사용하였고, 메모리는 128 MByte SDRAM을 사용하였다. 그 외에 영상 데이터의 처리를 위하여 Mpeg Decoder를 사용하였고, Internet 망을 이용하기 위한 Ethernet Controller를 이용하였다. 그리고 소프트웨어를 저장하기 위한 저장메모리가 3가지 가 있는데, BIOS를 위한 Boot ROM과 WindowsCE Kernel을 저장하고 있는 Flash Memory, 그리고 나머지 기타 환경을 저장하기위한 Disk On Chip이 3가지가 저장메모리이다. 이 시스템의 영상출력부는 컴포지트(Composite), 컴포넌트(Com ponent), S-Video가 있으며 이들 중 1가지를 선택하여 TV에 연결하여 동작 되도록 하였다. 실제 구현은 시스템 개발에 필요한 BIOS, WinodwsCE.net Porting, DeviceDriver와 동작 확인에 필요한 간단한 Application 제작하였으며, 영상 Play는 WindowsCE.net에 포함되어있는 Window Media Player를 이용하였다. 따라서, 본 논문은 현재 PC에서 구현되고 있는 VOD 서비스의 단점들인 불필요한 마우스와 키보드 조작, PC와 TV의 연결 시 해상도 호환 문제등 을 보완하고자 Embedded System의 형태로 바꾸어 손쉽게 TV와 연결하여 사용할 수 있도록 구현하는데 의의가 있다고 할 수 있다.

• 한국통신학회논문지
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• 제37B권9호
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• pp.795-805
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• 2012

본 논문에서는 분산 메모리 아키텍처를 사용하는 멀티프로세서에서 가장 병목 현상이 심한 집합통신 중 브로드캐스트를 위한 알고리즘 및 하드웨어 구조를 제안한다. 기존 시스템의 파이프라인 브로드캐스트 알고리즘은 전송 대역폭을 최대로 활용하는 알고리즘 이다. 하지만 파이프라인 브로드캐스트는 데이터를 여러 조각으로 나누어서 전송하기 때문에, 불필요한 동기화 과정이 반복된다. 본 논문에서는 동기화 과정의 중복이 없는 서킷 스위칭 기반의 파이프라인 체인 알고리즘을 위한 MPI 유닛을 설계하였고, 이를 systemC를 통하여 모델링하여 평가하였다. 그 결과 파이프라인 브로드캐스트 알고리즘과 비교하여 브로드캐스트 통신의 성능을 최대 3.3배 향상 시켰고, 이는 통신 버스의 전송대역폭을 거의 최대로 사용하였다. 그 후 verilogHDL로 하드웨어를 설계하였고, Synopsys사의 Design Compiler를 사용하여 TSMC 0.18 공정 라이브러리에서 합성하였으며 칩으로 제작하였다. 합성결과 제안하는 구조를 위한 하드웨어는 4,700 게이트(2-input NAND gate) 면적으로, 전체 면적에서 2.4%을 차지하였다. 이는 제안하는 구조가 작은 면적으로 MPSoC의 전체적인 성능을 높이는데 유용하다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.45-53
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• 2006

본 논문에서는, H.264/AVC의 블록현상 제거필터의 병렬 하드웨어 구조를 제안한다. 블록현상 제거필터는 H.264/AVC에 있어서 고화질을 보장해주고 있지만, 높은 연산량을 필요로 하기 때문에 임베디드 환경에서는 하드웨어 구현이 필수적이다. 본 논문에서는 실시간 영상 처리를 위해 2개의 1-D 필터를 적용하고, Dual-port SRAM을 사용한 병렬 하드웨어 구조를 적용하였다. 구현된 하드웨어 구조는 Verilog-HDL로 나타내고 Synopsys Design Compiler와 Hynix 0.25um CMOS Cell Library를 이용하여 합성하였다. 구현된 크기는 27.3k의 하드웨어 로직 리소스를 사용하고(내부 SRAM 제외) 최대 동작 주파수는 약 100Mhz가 되었다. 제안한 병렬 구조는 하나의 매크로블록을 처리하는데 258클록이 소요되며, 이는 HD 1080P(1920화소${\times}$1080화소) 의 영상을 초당 47.8프레임으로 처리가 가능함을 말한다. 이는 하드웨어 기반의 H.264/AVC 실시간 부/복호화 시스템에 적합한 구조임을 보여준다.