• 제어로봇시스템학회논문지
• /
• 제21권5호
• /
• pp.477-481
• /
• 2015

Implementation of memristor-based multilayer neural networks and their hardware-based learning architecture is investigated in this paper. Two major functions of neural networks which should be embedded in synapses are programmable memory and analog multiplication. "Memristor", which is a newly developed device, has two such major functions in it. In this paper, multilayer neural networks are implemented with memristors. A Random Weight Change algorithm is adopted and implemented in circuits for its learning. Its hardware-based learning on neural networks is two orders faster than its software counterpart.

• 융합신호처리학회논문지
• /
• 제2권2호
• /
• pp.111-118
• /
• 2001

본 연구에서는 패턴 인식용 다층 퍼셉트론 신경망을 순수 디지털 논리회로 모델로 구현할 수 있도록 새로운 논리뉴런의 구조, 디지털 정형 다층논리신경망 구조, 그리고 패턴인식의 응용을 위한 다단 다층논리 신경망 구조를 제안하고, 또한 제안된 구조는 매우 단순하면서도 효과적인 증가적인 가법적(Incremental Additive) 학습알고리즘이 존재함을 보였다.

• 재활복지공학회논문지
• /
• 제7권2호
• /
• pp.13-18
• /
• 2013

본 논문에서는 8비트 전류 구동형 DAC를 설계하여 뉴런 신호를 자극하기 위한 전류자극기로 활용하였다. 제안하는 회로는 10KS/s의 샘플링 주파수와 3.3V의 구동전압을 가지며, 0.35um Magna Chip CMOS 공정을 이용하여 설계하였고 Full-Custom 방식의 레이아웃을 수행하였다. 글리치 잡음을 줄이고 해상도를 높이기 위해 상위 3비트의 온도계 코드 디코더 입력과, 하위 5비트의 이진 입력의 혼합된 구조를 적용하였다. 이로 인해 글리치 에너지는 이진 입력으로만 구성된 DAC에 비해 $10nV{\bullet}sec$ 감소하였다. 또한 LSB전류가 $0.8{\mu}m$로 작기 때문에 저전력 전류 자극기로 활용될 수 있다. 제안된 전류 자극기는 MCU와 연결하여 바이패이즈 신호를 형성 할 수 있으며, 신호의 주기와 진폭을 MCU코드를 변경하며 조절할 수 있다. 측정결과 INL은 +0.56/-0.38 LSB이고 DNL은 +0.3/-0.4 LSB로서 우수한 선형성을 나타내었고 소모전력은 6.6mW로 측정되었다.

• 한국멀티미디어학회논문지
• /
• 제13권4호
• /
• pp.504-511
• /
• 2010

본 논문에서는 인간 뇌의 내부에 존재하는 해마를 모델링한 해마 신경망을 사용하여 도시방범용 CCTV를 위한 얼굴영역 인식 시스템을 제안한다. 이 시스템은 특징추출 부분과 학습 및 인식 부분으로 구성되어 있으며, 특징 추출 부분은 PCA(Principal Component Analysis)와 LDA(Linear Discriminant Analysis) 사용하여 구성한다. 학습부분에서는 해마의 구조의 순서에 따라 입력되는 영상 데이터들의 특징을 치아 이랑 영역에서 호감도 조정에 의해 반응 패턴을 이진화 하고, 다음으로 CA3 영역에서의 자기 연상을 통해 영상에 포함되어 있는 노이즈를 제거하게 된다. 노이즈가 제거된 데이터는 CA1 영역에서 신경망을 통해 장기기억이 이루어진다. 제안한 시스템의 성능을 평가하기 위해 형태변화와 조명변화에 따른 인식률 실험을 실시하였다. 실험 결과, 본 논문에서 제안한 특징 추출 및 학습 방법을 다른 학습 방법들과 비교하였을 때, 우수한 인식률을 가짐을 확인하였다.

• 전기전자학회논문지
• /
• 제8권1호
• /
• pp.33-38
• /
• 2004

다치 논리 패스 게이트는 다치 논리를 구성하기 위한 중요한 소자이다. 본 논문에서는, 뉴런 $MOS({\nu}MOS)$ 임계 게이트를 갖는 2중 패스-트랜지스터 논리를 이용하여 4치 MIN(QMIN)/negated MIN(QNMIN) 게이트 그리고 4치 MAX(QMAX)/negated MAX(QNMAX) 게이트를 설계하였다. DPL은 입력 캐패시턴스의 증가 없이 게이트 속도를 향상 시켰다. 또한 대칭 배열과 2중 전송 특성을 갖는다. 임계 게이트는 ${\nu}MOS$ 다운 리터럴 회로(DLC)로 구성 된다. 제안된 게이트는 다양한 다치 임계 전압을 실현할 수 있다. 본 논문에서, 회로는 3V의 전원 전압을 사용하였고 0.35um N-Well 2-poly 4-metal CMOS 공정의 파라메터를 사용하였으며 모든 모의 실험은 HSPICE를 이용하였다.

• Annals of Clinical Neurophysiology
• /
• 제14권2호
• /
• pp.64-71
• /
• 2012

Background: It is generally accepted that upper motor neuron (UMN) lesion can alter lower motor neuron (LMN) function by the plasticity of neural circuit. However there have been only few researches regarding the axonal excitability of LMN after UMN injury especially during the acute stage. The aim of this study was to investigate the nerve excitability properties of the LMNs following an acute to subacute supratentorial corticospinal tract lesion. Methods: An automated nerve excitability test (NET) using the threshold tracking technique was utilized to measure multiple excitability indices in median motor axons of 15 stroke patients and 20 controls. Testing of both paretic and non-paretic side was repeated twice, during the acute stage and subacute stage. The protocols calculated the strength-duration time constant from the duration-charge curve, parameters of threshold electrotonus (TE), the current-threshold relationship from sequential sub-threshold current, and the recovery cycle from sequential supra-threshold stimulation. Results: On the paretic side, compared with the control group, significant decline of superexcitablity and increase in the relative refractory period were observed during the subacute stage of stroke. Additionally, despite the absence of statistical significance, a mildly collapsing in ('fanning in') of the TE was found. Conclusions: Our results suggest that supratentorial brain lesions can affect peripheral axonal excitability even during the early stage. The NET pattern probably suggests background membrane depolarization of LMNs. These features could be associated with trans-synaptic regulation of UMNs to LMNs as one of the "neural plasticity" mechanisms in acute brain injury.

• BioChip Journal
• /
• 제12권4호
• /
• pp.332-339
• /
• 2018

The future neuro-prosthetic devices would be required spikes data monitoring through sub-nanoscale transistors that enables to neuroscientists and clinicals for scalable, wireless and implantable applications. This research investigates the spikes monitoring through integrated CNT front-end amplifier for neuro-prosthetic diagnosis. The proposed carbon nanotube-based architecture consists of front-end amplifier (FEA), integrate fire neuron and pseudo resistor technique that observed high electrical performance through neural activity. A pseudo resistor technique ensures large input impedance for integrated FEA by compensating the input leakage current. While carbon nanotube based FEA provides low-voltage operation with directly impacts on the power consumption and also give detector size that demonstrates fidelity of the neural signals. The observed neural activity shows amplitude of spiking in terms of action potential up to $80{\mu}V$ while local field potentials up to 40 mV by using proposed architecture. This fully integrated architecture is implemented in Analog cadence virtuoso using design kit of CNT process. The fabricated chip consumes less power consumption of $2{\mu}W$ under the supply voltage of 0.7 V. The experimental and simulated results of the integrated FEA achieves $60G{\Omega}$ of input impedance and input referred noise of $8.5nv/{\sqrt{Hz}}$ over the wide bandwidth. Moreover, measured gain of the amplifier achieves 75 dB midband from range of 1 KHz to 35 KHz. The proposed research provides refreshing neural recording data through nanotube integrated circuit and which could be beneficial for the next generation neuroscientists.

• 대한전자공학회논문지SD
• /
• 제42권3호
• /
• pp.43-50
• /
• 2005

본 논문에서는 다운 디지털 회로(DLC)를 이용하여 4치 논리 게이트를 설계하였고, 이들 게이트를 이용하여 동기식 4치 up/down 카운터를 제안하였다. 제안된 카운터는 T-type 4치 플립플롭과 $2\times1$ 임계-t 멀티플렉서로 이루어져 있고, T-type 4치 플립플롭은 D-type 4치 플립플롭과 4치 논리 게이트들(모듈러-4 가산 게이트, 4치 인버터, 항등 셀, $4\times1$ 멀티플렉서)로 구성되어 있다. 이 카운터의 모의실험 결과는 10[ns]의 지연시간과 8.48[mW]의 전력소모를 보여준다. 또한 다치논리 회로로 설계된 카운터는 상호결선과 칩 면적의 감소뿐만 아니라 디지트 확장의 용이함의 이점을 가진다.

• 대한전자공학회논문지SD
• /
• 제49권5호
• /
• pp.1-9
• /
• 2012

저항, 콘덴서, 및 인턱터와 함께 4의 회로 소자로 알려진 멤리스터가 개발되었으나, 아직 그 전기적 특성이 충분히 해석되지 않고 있다. 멤리스터들은 연결된 극성에 따라서 저항이 증가 혹은 감소하며, 직렬 혹은 병렬연결 형태에 따라서 그 동작 특성이 다양해진다. 본 연구에서는 HP의 $TiO_2$ 멤리스터를 모델로 하여 다양한 직 병렬회로에 대한 전기적 특성을 분석하였다. 이를 위해서 사인파 입력신호에 대해서 나타나는 전압-전류 간의 히스테르시스 루프의 다양한 모양을 분석하였다. 본 멤리스터 연구결과는 멤리스터 소자에 대한 특성 이해와 논리 회로 및 뉴런 셀에의 응용회로들의 특성을 분석하는데 유용하게 사용될 수 있다.

• 한국정보통신학회논문지
• /
• 제6권1호
• /
• pp.14-24
• /
• 2002

본 논문에서는 학습과 정정 기능을 갖는 PWM 뉴럴네트워크를 설계하였다. 설계된 PWM 뉴럴시스템에서, 네트워크의 입력과 출력 신호들은 PWM 신호에 의해서 표현되어진다. 뉴럴네트워크에서 곱셈은 가장 많이 사용하는 동작이다. 승산과 합산의 기능은 PWM 기술과 간단한 혼합모드 회로기술에 의해서 실현된다. 그러므로 설계된 뉴럴네트워크는 단지 소규모의 칩상에서 구현될 수가 있다. 하나의 뉴런과 세개의 시냅스, 연관된 학습회로로 설계된 네트워크회로는 양호한 선형성과 넓은 범위의 동작범위를 가지고 있다. PWM을 이용한 신경망회로의 학습능력을 검증하기 위해, 델타 학습 규칙을 적용하였다. AND 기능과 OR 기능 학습 예측 HSPICE 시뮬레이션을 통해서 설계한 신경망회로의 기능이 성공적임을 증명하였다.