• EDISON SW 활용 경진대회 논문집
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• 제2회(2013년)
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• pp.292-293
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• 2013

Sub 10-nm thick of Si plate is simulated with the software for Nanowire Field Effect Transistor (FET) device simulation. With usual single crystal Si technology, it is difficult to realize flexible electronic devices. Here, we suggest a FET device based on thinned Si layer. The simulation implied a practical limitation of the Si plate thickness for flexible devices as 2 nm. With around this thickness, Si plate may have much flexibility than existing bulk MOSFETs.

• 대한전자공학회논문지SD
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• 제47권10호
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• pp.14-22
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• 2010

기존의 n-type metal-oxide-semiconductor field effect transistor(NMOSFET)은 $n^+/p^{(+)}/n^+$ type의 이온 주입을 통하여 소스/채널/드레인 영역을 형성하게 된다. 30 nm 이하의 채널 길이를 갖는 초미세 소자를 제작함에 있어서 설계한 유효 채널 길이를 정확하게 얻기 위해서는 주입된 이온들을 완전히 activation하여 전류 수준을 향상시키면서도 diffusion을 최소화하기 위해 낮은 thermal budget을 갖도록 공정을 설계해야 한다. 실제 공정에서의 process margin을 완화할 수 있도록 오히려 p-type 채널을 형성하져 않으면서도 기존의 NMOSFET의 동작을 온전히 구현할 수 있는 junctionless(JL) MOSFET이 연구중이다. 본 논문에서는 3차원 소자 시뮬레이션을 통하여 silicon nanowire(SNW) 구조에 접목시킨 JL MOSFET을 최적 설계하고 그러한 조건의 소자에 대하여 conductance, maximum oscillation frequency($f_{max}$), current gain cut-off frequency($f_T$) 등의 기본적인 고주파 특성을 분석한다. 채널 길이는 30 nm이며 설계 변수는 채널 도핑 농도와 채널 SNW의 반지름이다. 최적 설계된 JL SNW NMOSFET에 대하여 동작 조건($V_{GS}$ = $V_{DS}$ = 1.0 V)에서 각각 367.5 GHz, 602.5 GHz의 $f_T$, $f_{max}$를 얻을 수 있었다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2006년도 추계학술발표대회 및 제11회 신소재 심포지엄
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• pp.27.1-27.1
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• 2006

• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.430.1-430.1
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• 2016

We present the concept of reducible fugitive material that conformally surrounds core Cu nanowire (NW) to fabricate transparent conducting electrode (TCE). Reducing atmosphere can corrodes/erodes the underlying/surrounding layers and might cause undesirable reactions such impurity doing and contamination, so that hydrogen-/forming gas based annealing is impractical to make device. In this regards, we introduce novel reducible shell conformally surrounding indivial CuNW to provide a protection against the oxidation when exposed to both air and solvent. Uniform copper lactate shell formation is readily achievable by injecting lactic acid to the CuNW dispersion as the acid reacts with the surface oxide/hydroxide or pure copper. Cu lactate shell prevents the core CuNW from the oxidation during the storage and/or film formation, so that the core-shell CuNW maintains without signficant oxidation for long time. Upon simple thermal annealing under vacuum or in nitrogen atmosphere, the Cu lactate shell is easily decomposed to pure Cu, providing an effective way to produce pure CuNW network TCE with typically sheet resistance of $19.8{\Omega}/sq$ and optical transmittance of 85.5% at 550 nm. Our reducible copper lactate core-shell Cu nanowires have the great advantage in fabrication of device such as composite transparent electrodes or solar cells.

• 한국정보통신학회논문지
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• 제20권9호
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• pp.1771-1777
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• 2016

본 논문에서는 나노와이어 N-채널 GAA MOSFET의 항복전압 특성을 측정과 3 차원 소자 시뮬레이션을 통하여 분석하였다. 측정에 사용된 나노와이어 GAA MOSFET는 게이트 길이가 250nm이며 게이트 절연층 두께는 6nm이며 채널 폭은 400nm부터 3.2um이다. 측정 결과로부터 나노와이어 GAA MOSFET의 항복전압은 게이트 전압에 따라 감소하다가 높은 게이트 전압에서는 증가하였다. 나노와이어의 채널 폭이 증가할수록 항복전압이 감소한 것은 floating body 현상으로 채널의 포텐셜이 증가하여 기생 바이폴라 트랜지스터의 전류 이득이 증가한 것으로 사료된다. 게이트 스트레스로 게이트 절연층에 양의 전하가 포획되면 채널 포텐셜이 증가하여 항복전압이 감소하고 음의 전하가 포획되면 포텐셜이 감소하여 항복전압이 증가하는 것을 알 수 있었다. 항복전압의 측정결과는 소자 시뮬레이션의 포텐셜 분포와 일치하는 것을 알 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.889-893
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• 2015

본 연구에서는 채널 폭 변화에 따른 나노와이어 GAA 소자의 GIDL 전류 (Gate Induced Drain Leakage Current)를 측정하고, hot carrier 스트레스를 인가하였을 때 소자의 GIDL전류특성 변화를 분석하였다. 소자의 길이는 250nm로 고정시키고 채널 폭이 10nm, 50nm, 80nm, 130nm인 소자들을 사용하여 측정하였다. 스트레스 전의 소자를 측정한 결과 채널 폭이 감소할수록 GIDL전류가 증가하였고, 채널 폭이 증가할수록 구동전류는 증가함을 확인하였다. Hot carrier 스트레스에 따른 GIDL 전류 측정값의 변화율은 채널 폭이 감소할수록 큰 변화율을 보였다. 또한, 채널 폭이 감소할수록 또 hot carrier 스트레스 후 GIDL 전류가 증가하는 이유를 소자 시뮬레이션을 통하여 확인하였다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2006년도 추계학술대회 논문집 Vol.19
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• pp.149-150
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• 2006

A ZnO nanowire-based FET is fabricated m this study on a flexible substrate of PES. For the flat and bent flexible substrates, the current ($I_D$) versus drain-source bias voltage ($V_{DS}$) and $I_D$ versus gate voltage ($V_G$) results are compared. The flat band was Ion/Ioff ratio of ${\sim}10^7$, a transconductance of 179 nS and a mobility of ~10.104 cm2/Vs at $V_{DS}$ =1 V. Also bent to a radius curvature of 0.15cm and experienced by an approximately strain of 0.77 % are exhibited an Ion/Ioff ratio of ${\sim}10^7$, a transconductance of ~179 nS and a mobility of ${\sim}10.10 cm^2/Vs$ at $V_{DS}$ = 1V. The electrical characteristics of the FET are not changed very much. although the large strain is given on the device m the bent state.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 추계학술대회 논문집 Vol.21
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• pp.82-82
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• 2008

One-dimensional (1D) nanowires have been received much attention due to their potential for applications in various field. Recently some logic applications fabricated on various nanowires, such as ZnO, CdS, Si, are reported. These logic circuits, which consist of two- or three field effect transistors(FETs), are basic components of computation machine such as central process unit (CPU). FETs fabricated on nanowire generally have surrounded shapes of gate structure, which improve the device performance. Highly integrated circuits can also be achieved by fabricating on nano-scaled nanowires. But the numerical and SPICE simulation about the logic circuitry have never been reported and analyses of detailed parameters related to performance, such as channel doping, gate shapes, souce/drain contact and etc., were strongly needed. In our study, NAND and NOT logic circuits were simulated and characterized using 2- and 3-dimensional numerical simulation (SILVACO ATLAS) and built-in spice module(mixed mode).

• 대한전자공학회논문지SD
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• 제47권9호
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• pp.24-29
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• 2010

본 논문에서는 30 nm 채널 길이와 5 nm의 채널 반지름을 갖는 실리콘 기반의 나노와이어 MOSFET의 고주파 모델링을 다루고 있다. 3차원 소자 시뮬레이션을 이용하여 실리콘 나노와이어 MOSFET의 Y-parameter와 Z-parameter를 100 GHz까지 확보하였으며 이를 이용하여 모델 파라미터에 필요한 수식을 구하였다. 모델과 파라미터 추출 수식을 이용하여 회로 검증용 tool인 HSPICE에 의하여 검증이 이루어졌으며 quasi-static 기반의 고주파 모델이 100 GHz의 높은 주파수까지도 소자의 특성을 정확히 예측함을 확인하였다. 모델 검증은 MOSFET의 포화 영역 ($V_{gs}$ = $_{ds}$ = 1 V)과 선형 영역 ($V_{gs}$ = 1 V, $V_{ds}$ = 0.5 V)의 바이어스 조건에서 이루어졌으며 두 바이어스 조건에서의 Y-parameter에 대한 모델의 오차는 약 1 %로 매우 작은 값을 보여 준다.

• 공업화학
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• 제24권1호
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• pp.1-9
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• 2013

의료의 패러다임이 질병 치료에서 질변 예방 및 조기 진단으로 변화하면서 미량의 생분자를 측정할 수 있는 기술에 대한 수요가 증가하고 있다. 미량의 생분자를 측정할 수 있는 다양한 기술이 존재하는데 여기서는 성숙된 반도체 기술을 이용한 바이오센서에 대해 언급하고자 한다. 이의 이해를 돕기 위해 반도체의 기본 소자인 MOSFET (Metal-oxide-semiconductor field-effect transistor)의 구조와 원리를 소개하고, 이를 응용한 ISFET (Ion sensitive FET), BioFET (Biologically modified FET), Nanowire FET, 그리고 IFET (Ionic FET)에 대한 소개와 이의 생명공학에 대한 응용에 대해 논하고자 한다.