• Journal of Magnetics
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• 제10권2호
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• pp.66-70
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• 2005

The junction properties between the ferromagnet (FM) and two-dimensional electron gas (2DEG) system are crucial to develop spin electronic devices. Two types of 2DEG layer, InAs and GaAs channel heterostructures, are fabricated to compare the junction properties of the two systems. InAs-based 2DEG layer with low trans-mission barrier contacts FM and shows ohmic behavior. GaAs-based 2DEG layer with $Al_2O_3$ tunneling layer is also prepared. During heat treatment at the furnace, arsenic gas was evaporated and top AlAs layer was converted to aluminum oxide layer. This new method of forming spin injection barrier on 2DEG system is very efficient to obtain tunneling behavior. In the potentiometric measurement, spin-orbit coupling of 2DEG layer is observed in the interface between FM and InAs channel 2DEG layers, which proves the efficient junction property of spin injection barrier.

• JSTS:Journal of Semiconductor Technology and Science
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• 제8권2호
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• pp.115-120
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• 2008

Carrier velocity in the MOSFET channel is the main driving force for improved transistor performance with scaling. We report measurements of the drift velocity of electrons and holes in silicon inversion layers. A technique for extracting effective carrier velocity which is a more accurate extraction method based on the actual inversion charge measurement is used. This method gives more accurate result over the whole range of $V_{ds}$, because it does not assume a linear approximation to obtain the inversion charge and it does not limit the range of applicable $V_{ds}$. For a very short channel length device, the electron velocity overshoot is observed at room temperature in 37 nm MOSFETs while no hole velocity overshoot is observed down to 36 nm. The electron velocity of short channel device was found to be strongly dependent on the longitudinal field.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2004년도 Asia Display / IMID 04
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• pp.1034-1037
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• 2004

In this paper we fabricated a test panel for AMOLED on glass and PET substrate. The test panel consisted of the various size of OTFTs and OLEDs and the current driving capability of OTFTs for OLEDs has been investigated. OTFTs were made of the inverted staggered structure and employed polyvinylphenol (PVP) as the gate insulator and pentacene thin film as the active layer. The OTFTs produced the filed effect mobility of 0.3$cm^2$/V.sec and on/off current ratio of $10^5$. OLEDs consisted of TPD for HTL and Alq3 for EML with 35nm thick, generating green monochrome light. We found that OTFT with channel length of 70${\mu}m$and channel width of over 3.5mm provided the sufficient current to OLED to generate the luminescence of 0.3Cd/$m^2$.

• 대한전자공학회논문지SD
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• 제43권3호
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• pp.1-8
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• 2006

본 논문에서는 채널 stress에 따른 Nano-scale CMOSFET의 소자 및 신뢰성 (HCI, NBTI)특성을 분석하였다. 잘 알려져 있듯이 NMOS는 tensile, PMOS는 compressive stress가 인가된 경우에 소자의 특성이 개선되었으며, 이는 전자와 정공의 이동도 증가에 의한 것임을 확인하였다. 그러나 신뢰성인 경우에는 소자 특성과는 다른 특성을 나타냈는데, NMOS와 PMOS 모두 tensile stress가 인가된 경우에 hot carrier 특성이 더 열화 되었으며, PMOS의 PBTI 특성도 tensile에서 더 열화 되었음을 확인하였다. 신뢰성을 분석한 결과, 채널의 tensile stress로 인하여 $Si/SiO_2$ 계면에서 interface trap charge의 생성과 산화막 내 positive fixed charge의 생성에 많은 영향을 끼침을 알 수 있었다. 그러므로 나노급 CMOSFET에 적용되는 strained-silicon MOSFET의 개발을 위해서는 소자의 성능 뿐 만 아니라 신뢰성 또한 고려되어야 한다.

• 한국정보과학회논문지:시스템및이론
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• 제34권12호
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• pp.630-640
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• 2007

센서 네트워크의 응용 범위가 점차 넓어지면서 군사 분야나 방사능 감지와 같이 실시간성을 요구하는 응용분야가 생겨나게 되었다. 하지만 기존의 센서 운영체제 연구는 효율적인 자원 활용에 초점을 두고 연구가 진행되었기 때문에 실시간성을 만족시켜 주기 어려운 구조를 가지고 있다. 본 논문에서는 정시성을 보장하는 실시간 분산 객체 TMO 모델을 센서 네트워크의 제한된 자원 환경에 알맞도록 경량화 시킨 ${\mu}TMO$ 모델을 제안한다. ${\mu}TMO$ 모델을 이용한 실시간 센서 네트워크 운영체제를 개발하기 위하여 한국전자통신연구원에서 개발한 센서 노드용 운영체제인 Nano-Q+를 이용하였다. Nano-Q+의 타이머 모듈을 높은 해상도를 가질 수 있도록 수정하였으며, EDF(Earliest-Deadline-First)기반의 실시간 스케줄러에 CST(Context Switch Threshold)와 PAS(Power Aware Scheduling) 기법을 적용하여 센서 노드에 적합한 실시간 스케줄러로 변경하였다. ${\mu}TMO$ 모델을 지원하기 위해 채널 기반의 통신 수단인 ITC-Channel을 새롭게 구현하였으며, 주기적인 스레드를 관리하는 WTMT(Watchdog TMO Management Task) 모듈을 구현하여 SpM 스레드를 주기에 맞게 실행할 수 있도록 하였다.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2009년도 9th International Meeting on Information Display
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• pp.1118-1121
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• 2009

We have fabricated inverted staggered pentacene Thin Film Transistor (TFT) with 1-${\mu}m$ channel length by micro contact printing (${\mu}$-CP) method. Patterning of micro-scale source/drain electrodes without etching was successfully achieved using silver nano particle ink, Polydimethylsiloxane (PDMS) stamp and FC-150 flip chip aligner-bonder. Sheet resistance of the printed Ag nano particle films were effectively reduced by two step annealing at $180^{\circ}C$.

• 한국분말재료학회지
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• 제15권1호
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• pp.31-36
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• 2008

In this study, the bottom-up powder metallurgy and the top-down severe plastic deformation (SPD) techniques for manufacturing bulk nanomaterials were combined in order to achieve both full density and grain refinement without grain growth of rapidly solidified Al-20 wt% Si alloy powders during consolidation processing. Continuous equal channel multi-angular processing (C-ECMAP) was proposed to improve low productivity of conventional ECAP, one of the most promising method in SPD. As a powder consolidation method, C-ECMAP was employed. A wide range of experimental studies were carried out for characterizing mechanical properties and microstructures of the ECMAP processed materials. It was found that effective properties of high strength and full density maintaining nanoscale microstructure are achieved. The proposed SPD processing of powder materials can be a good method to achieve fully density and nanostructured materials.

• 대한전자공학회논문지SD
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• 제39권7호
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• pp.1-6
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• 2002

본 연구에서는 나노 스케일 SOI 소자의 최적 설계를 위하여 multi-gate 구조인 Double 게이트, Triple 게이트, Quadruple 게이트 및 새로이 제안한 Pi 게이트 SOI 소자의 단채널 현상을 시뮬레이션을 통하여 분석하였다. 불순물 농도, 채널 폭, 실리콘 박막의 두께와 Pi 게이트를 위한 vertical gate extension 깊이 등을 변수로 하여 최적의 나노 스케일 SOI 소자는 Double gate나 소자에 비해 단채널 특성 및 subthreshold 특성이 우수하므로 채널 불순물 농도, 채널 폭 및 실리콘 박막 두께 결정에 있어서 선택의 폭이 넓음을 알 수 있었다.

• 한국정보통신학회논문지
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• 제6권1호
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• pp.109-114
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• 2002

본 논문에서는 나노규모의 채널길이를 가지는 Si-기반 MOSFET의 문턱전압은 시뮬레이션하여 그 결과를 나타내었다. 180nm의 게이트 길이를 가지는 소자를 기본소자로 하여 정전압 스켈링과 평면 스켈링을 적용하여 소자를 축소하고 시뮬레이션 하였다. 이러한 MOSFET은 LDD(lightly doped drain)구조를 가지고 있으며, 이 구조는 드레인 영역에서의 전계의 크기와 단채널 효과를 줄여준다. 이 영역에서의 고전계현상은 축소에 기인한다. 이러한 소자들의 문턱전압을 조사하고 분석하였다. 이러한 분석은 IC의 응용한계 및 VLSI의 기본자료로 사용될 수 있을 것이다.

• 한국정보통신학회논문지
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• 제9권4호
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• pp.804-810
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• 2005

이 연구에서는 더블게이트 MOSFET(DGMOSFET)에 대한 해석학적 서브문턱스윙(Subthreshold swing; SS) 모델을 제시하였다. 이 모델에서는 기존에 사용되었던 근사모델보다 채널길이, 채널두께가 10nm정도로 매우 작을 때에 더 정확한 결과를 유도할 수 있다. 본 연구에서 제시한 모델의 타당성을 증명하기 위하여 계산결과를 Medici 시뮬레이션 결과와 비교하였으며 잘 일치함을 관찰하였다. 본 연구에서 제시한 모델을 사용하여 DGMOSFET 설계시 중요한 채널길이, 채널두께 그리고 게이트 산화막의 두께 등의 요소 변화에 대한 SS의 변화를 관찰하였다. 관찰 결과 제시한 모델은 나노급 DGMOSFET소자 설계시 유용한 자료를 공급 할 것이다. 각 요소중 채널길이와 채널두께의 비는 작을수록 SS값이 향상됨을 알 수 있었으며 특히 산화막 두께가 작을 때 SS값은 현저히 작아지는 것을 알 수 있었다. 또한 나노급 DGMOSFET소자 설계를 가능하게 하기 위하여 유전율이 큰 게이트 유전체 재료가 개발되어야 할 것이다.