• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제15권1호
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• pp.14-20
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• 2009

플래시 메모리는 현재 휴대용 기기 뿐 아니라 개인용 컴퓨터와 서버용 컴퓨터에서 널리 사용되고 있다 하드디스크를 위한 버퍼 캐시 교체 정책인 LRU(Least Recently Used)와 LFU(Least Frequently Used)는 플래시 메모리의 특성을 전혀 고려하지 않아 플래시 메모리에 적합하지 않다. 기존에 연구되었던 CFLRU(Clean-First LRU)와 그 변형인 CFLRU/C, CFLRU/E, DL-CPLRU/E는 플래시 메모리의 특성을 고려하였지만 hit ratio가 LRU와 LFU에 비하여 좋지 않다. 본 논문에서는 기존의 버퍼 캐시 교체 정책들을 보완하는 새로운 버퍼 캐시 교체 정책을 제안한다. 이 버퍼 캐시 교체 정책은 LFU를 기반으로 하고 플래시 메모리의 특성을 고려하였다. 그리고 이 새로운 버퍼 캐시 교체 정책을 기존 플래시 메모리 버퍼 캐시 교체 정책과 hit ratio와 flush 횟수를 비교하여 성능을 평가한다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제16권3호
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• pp.371-375
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• 2010

SSD는 NAND 플래시 메모리 기반의 저장장치로 속도가 빠르고, 전력 소모량이 작으며, 충격과 진동에 강하다는 좋은 특성 때문에 PC뿐 아니라 스토리지 서버 등에서도 사용되는 경우가 늘고 있다. NAND 플래시 메모리는 덮어쓰기가 불가능하다는 제약이 있으므로 SSD에서는 일반적으로 FTL이라고 불리는 소프트웨어 계층을 사용한다. 다양한 형태의 FTL 중 페이지 단위 변환에 기반한 FTL은 유연성이 높고 효율적인 쓰레기 수집 작업이 가능하다는 점에서 가장 성능이 좋다고 알려져 있다. 한편 이 방법은 64GB MLC SSD의 경우 64MB 크기의 변환 테이블이 메모리에 올라와 있을 것을 요구하므로 현실적인 사용이 제한되어 있다. 본 논문에서는 효율적인 캐시 구조를 통해 SSD에서도 순수한 페이지 단위 변환을 사용하는 방법을 제안한다. 제안된 방법에서는 매핑 테이블 메타 데이터를 사용해 완전 연관 캐시를 구성하고 캐시크기에 무관하게 O(1)시간에 주소를 변환한다 다양한 환경에서 수집한 트레이스를 이용한 시뮬레이션 결과 32KB의 캐시 공간의 경우 80% 이상, 512KB의 경우 90% 이상의 적중률을 보였다. 이 경우 메모리 사용량은 64MB의 1. 9% 에 불과하며 캐시 미스로 인한 오버헤드는 실행시간 기준으로 2% 미만으로 측정되었다.

• 대한임베디드공학회논문지
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• 제18권1호
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• pp.31-40
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• 2023

Recent advances in flash technologies, such as 3D processing and multileveling schemes, have successfully increased the flash capacity. Unfortunately, these technology advances significantly degrade flash's reliability due to a smaller cell geometry and a finer-grained cell state control. In this paper, we propose an asymmetric BER-aware reliability optimization technique (aBARO), new flash optimization that improves the flash reliability. To this end, we first reveal that bit errors of 3D NAND flash memory are highly skewed among flash cell states. The proposed aBARO exploits the unique per-state error model in flash cell states by selecting the most error-prone flash states and by forming narrow threshold voltage distributions (for the selected states only). Furthermore, aBARO is applied only when the program time (tPROG) gets shorter when a flash cell becomes aging, thereby keeping the program latency of storage systems unchanged. Our experimental results with real 3D MLC and TLC flash devices show that aBARO can effectively improve flash reliability by mitigating a significant number of bit errors. In addition, aBARO can also reduce the read latency by 40%, on average, by suppressing the read retries.

• 대한전자공학회논문지TC
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• 제47권7호
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• pp.1-7
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• 2010

본 논문에서는 16레벨셀 낸드 플래시 메모리 채널에 최대 유사도 검출 방법을 이용하여 데이터를 검출하기 위해 트렐리스의 정답 값을 추정하는 기법에 대해 연구 하였다. 이 기법은 최대유사도 검출기를 사용할 수 있게 되어 성능향상에 도움을 준다. 플래시 메모리는 커플링 효과 때문에 메모리가 있는 채널 모델링이므로, 이미 알고 있는 데이터 열을 훈련 과정을 통해 트렐리스의 정답 값을 추정하여, 이 값을 토대로 최대 유사도 검출한다. 본 실험을 통해 문턱 전압을 이용한 데이터 검출 방법보다 제안한 기법을 이용한 최대 유사도 검출기의 성능이 좋은 것을 보였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제11권2호
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• pp.121-129
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• 2011

It is progressing as new advents and remarkable developments of mobile device every year. On the upper line reason, NAND FLASH large density memory demands which can be stored into portable devices have been dramatically increasing. Therefore, the cell size of the NAND Flash memory has been scaled down by merely 50% and has been doubling density each per year. [1] However, side effects have arisen the cell distribution and reliability characteristics related to coupling interference, channel disturbance, floating gate electron retention, write-erase cycling owing to shrinking around 20nm technology. Also, FLASH controller to manage shrink effect leads to speed and current issues. In this paper, It will be introduced to solve cycling, retention and fail bit problems of sub-deep micron shrink such as Virtual negative read used in moving read, randomization. The characteristics of retention, cycling and program performance have 3 K per 1 year and 12.7 MB/s respectively. And device size is 179.32 $mm^2$ (16.79 mm ${\times}$ 10.68 mm) in 3 metal 26 nm CMOS.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2012년도 춘계학술발표대회
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• pp.946-949
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• 2012

일반적으로 낸드플래시는 Matlab이나 간단한 프로그램 언어를 통하여 분석하는 경우가 많았다. 그 이유는 많은 데이터와 공정마다 변하는 데이터 format 그리고 여러 가지 분석방법의 다양성이 그 이유이다. 그 때문에 분석시간과 분석의 정형화가 이루어지지 않았다. 본 논문의 낸드플래시의 분석을 정형화 하였고, DB를 이용하여 많은 양의 테스트데이터를 관리 하였다. 또한 여러 종류의 테스트데이터 format에 대하여 범용 적으로 사용할 수 있도록 제작 하였다. 제작된 분석기는 낸드플래시의 CCI특성 및 EW cycle과 retention에 대한 stress resistance를 분석할 수 있다. 객체지향 으로 설계가 되어 추후 유지 보수를 용이하게 설계하였다.

• 대한전자공학회논문지SD
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• 제47권12호
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• pp.8-16
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• 2010

NAND Multi-level cell Flash memory는 한 셀에 여러 bit의 정보를 저장하는 방법으로, 용량 집적도를 더욱 높일수 있는 기술로 각광 받고 있다. 하지만 한 셀당 레벨 수를 올릴 경우, 셀간 간섭 등 여러 물리적 이유들로 인해 오류가 발생하며, 이 주된 오류 방향은 unidirectional 함이 알려져 있다. 기존에는 오류 정정 부호(ECC)등을 이용하여 이를 해결하려 했지만, 우리는 셀간 간섭으로 인한 오류에 포커스를 맞추어, 이 영향을 예측하고 줄여서 오류를 보정하는 새로운 알고리즘들을 제안한다. 이 알고리즘은 기존 오류정정부호 기법들과 별도의 단계로 동시에 적용할 수 있기에 에러 정정능력 향상에 효과적이다. 제안된 알고리즘들을 시뮬레이션을 통하여 성능을 비교하고 효율적인 알고리즘이 무엇인지 알아본다.

• 전자공학회논문지
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• 제50권4호
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• pp.239-245
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• 2013

멀티 레벨 낸드 플레쉬 메모리에서 주위 셀의 문턱 전압상태에 따른 데이터 유지 특성을 연구하였다. 열을 가해 셀의 데이터 보전특성을 판정하는 열적 열하 특성에서 주목하는 셀의 문턱 전압이 변화하는데 문턱전압의 변화는 선택된 셀 주위에 있는 셀들이 가장 낮은 문턱 전압 상태로 있는 셀들의 수가 많을수록 커진다. 그 이유는 전하의 손실이 이루어지는 낸드 플레쉬 셀의 본질적인 특성 뿐 아니라, 주위 셀 사이의 측면 전계 때문이다. 전계에 대한 모사 결과로부터 전계의 증가 현상을 발견할 수 있고, 이로 인한 전하의 손실이 소자 스케일 다운에 따라 더 증가함을 알 수 있다.

• 마이크로전자및패키징학회지
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• 제24권3호
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• pp.47-52
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• 2017

본 연구에서는 멀티 레벨 플래쉬 메모리 셀의 프로그램 포화영역에서 트랩된 전하 손실 효과에 의한 데이터 보유 특성에 대한 연구를 진행하였다. Incremental Step Pulse Programming(ISPP) 방식에 의한 전압 인가 시 셀의 문턱 전압은 선형적으로 증가하다 일정 수준 이상의 전압에 도달하면 더 이상 증가 하지 않는 현상을 문턱 전압 포화 현상이라고 한다. 이는 프로그램 시 플로팅 게이트에 축적된 전하가 Inter-Poly Dielectric(IPD) 층을 통해 컨트롤 게이트로 빠져 나가는 것에 원인이 있다. 본 연구는 열적 스트레스에 의한 문턱 전압의 보유 특성이 선형 영역에서보다 포화 영역에서 심각하게 저하되는 현상의 원인규명에 대한 연구이다. 이를 평가하기 위해 프로그램 후 데이터 보유(data retention) 특성 평가 및 반복 읽기 측정을 진행하였다. 또한 여러 가지 측정 패턴을 이용한 측정 조건 분리 실험을 통해 검증하였다. 그 결과 포화 영역에서의 문턱 전압 저하 특성의 원인은 포화 시 가해진 높은 전압에 의해 플로팅 게이트와 컨트롤 게이트 사이의 인터 폴리 절연막 IPD 층의 질화막에 트랩된 전자의 손실 효과인 것으로 나타났다. IPD 층의 질화막에 전하 트랩 현상이 발생하고 열적 스트레스가 가해진 후 트랩된 전하가 다시 빠져 나오면서 문턱 전압의 저하가 발생하고 이는 소자의 신뢰성에 나쁜 영향을 미친다. 낸드 플래쉬 메모리 셀의 프로그램 포화 영역 문턱 전압을 증가시키기 위해서는 질화막에 트랩된 전하의 손실을 고려하여 플로팅 게이트의 전하저장 능력을 향상시켜야 하며 IPD 막에 대한 주의 깊은 설계가 필요하다.

• 한국콘텐츠학회논문지
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• 제16권3호
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• pp.91-101
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• 2016

본 논문은 MLC 타입 낸드 플래시 메모리의 오류 정정을 위한 병렬 BCH 복호기 설계를 제안한다. 제안된 BCH 복호기는 다중 바이트 병렬 연산을 지원한다. 병렬 계수 증가에 따른 회로 크기 증가폭을 줄이기 위해, LFSR 기반 병렬 신드롬 생성기 구조를 적용하였다. 제안된 BCH 복호기는 VHDL을 이용하여 합성되었고, Xilinx FPGA를 이용하여 동작을 검증하였다. 검증 결과 제안된 신드롬 생성기는 기존 바이트-단위의 병렬 신드롬 생성기에 비해 성능을 2.4배 증가시켰다. GFM 방식의 병렬 신드롬 생성기와 비교하여, 동작 완료에 따른 사이클 수는 동일하나, 회로 크기는 1/3 이하로 감소됨을 확인하였다.