본 논문에서는 $0.13{\mu}m$ CMOS 공정을 사용하여 800MHz~5.8GHz 대역 내 다양한 무선통신 표준을 포함하는 광대역 저잡음 증폭기(wideband-LNA)를 구현하였다. 저잡음 특성을 개선하기 위하여 제작한 LNA는 두 단으로 구성되었으며, 입력캐스코드 단 및 잡음신호만을 상쇄시키는 출력 버퍼단으로 구성하였다. 또한, 피드백 저항을 이용함으로써, 광대역 임피던스 매칭 효과 및 넓은 대역폭을 구현하였다. 측정결과, 811MHz~5.8GHz의 주파수 응답과 대역폭 내에서 최대 11.7dB의 전력이득 및 2.58~5.11dB의 잡음지수(NF)를 얻었다. 제작한 칩은 $0.7{\times}0.9mm^2$의 면적을 가지며 1.2V의 전원전압에서 12mW의 낮은 전력을 소모 한다.
기존에 개발된 스마트 가로등 관리 시스템은 도로에 설치된 가로등을 관리 및 유지보수하기 위해서 많은 시간과 비용이 필요하여 현재까지도 보급률이 매우 낮다. 따라서 본 논문에서는 기존의 가로등 관리 시스템들과 달리 장거리 통신이 가능하며 초기비용 및 유지비용이 상대적으로 저렴한 Long Range Wide-Area Network (LoRaWAN)통신을 이용한 가로등 관리 시스템을 제안한다. 또한 가로등의 상태 및 가로등 주변의 환경을 GUI에서 실시간 모니터링 및 제어를 하여 설치된 가로등에 문제가 발생 시 빠른 시간 내에 이를 확인할 수 있다. 마지막으로 구현된 시스템의 LoRaWAN 통신 테스트 및 센서 정확도 테스트를 실시하여 시스템의 성능을 검증한다.
본 논문에서는 10비트 해상도를 가지면서 0.5V부터 1.2V까지의 전원 전압에서 10MS/s 이상 100MS/s 까지 재구성이 가능한 저전력 2단 파이프라인 ADC를 제안한다. 제안하는 ADC는 0.5V의 전원 전압 조건에서도 10비트 해상도를 얻기 위해 입력단 SHA 회로에는 낮은 문턱 전압을 가지는 소자를 사용한 게이트-부트스트래핑 기법 기반의 샘플링 스위치를 사용하였으며, SHA 회로와 MDAC 회로에 사용된 증폭기에도 넓은 대역폭을 얻기 위해 입력단에는 낮은 문턱 전압을 가지는 소자를 사용하였다. 또한 온-칩으로 집적된 조정 가능한 기준 전류 발생기는 10비트의 해상도를 가지고, 넓은 영역의 전원 전압에서 동작할 수 있도록 증폭기의 정적 및 동적 성능을 최적화시킨다. MDAC 회로에는 커패시터 열의 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 전 방향 대칭 구조의 레이아웃 기법을 제안하였다. 한편, flash ADC 회로 블록에는 비교기에서 소모되는 전력을 최소화하기 위해 스위치 기반의 바이어스 전력 최소화 기법을 적용하였다. 시제품 ADC는 0.13um CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.35LSB 및 0.49LSB 수준을 보인다. 또한, 0.8V의 전원 전압 60MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56.0dB, 69.6dB이고, 19.2mW의 전력을 소모하며, ADC의 칩 면적은 $0.98mm^2$이다.
본 논문은 ffGA상에서 에너지 효율이 높은 데이터 경로 설계 방법론을 제안한다. 에너지, 처리시간, 그리고 면적간의 트레이드오프를 이해하기 위하여, 도메인 특성 모델링, coarse-grained 성능평가, 설계공간 조사, 그리고 로우-레벨 시뮬레이션 과정들을 통합한다. 도메인 특성 모델링 기술은 도메인의 특성에 따른 시스템 전체의 에너지 모에 영향을 미치는 여러 가지 구성요소와 파라미터들을 식별함으로써 하이-레벨 모델을 명시한다. 도메인이란 주어진 어플리케이션 커널의 알고리즘에 대응하는 아키텍쳐 패밀리이다. 하이-레벨 모델 또한 에너지, 처리시간 그리고 면적을 예측하는 함수들로 구성되어 트레이드오프 분석을 용이하게 한다. 설계 공간 조사(DSE)는 도메인에 명시된 설계 공간을 분석하여 설계 셋을 선택하도록 한다. 로우-레벨 시뮬레이션은 설계 공간 조사(DSE)에 의해 선택된 설계와 최종 선택된 설계의 정확한 성능평가를 위하여 사용된다. 본 논문에서 제안한 설계 방법은 매트릭스 곱셈에 대응하는 알고리즘과 아키텍쳐 패밀리를 사용한다. 제안된 방법에 의해 검증된 설계는 에너지, 처리시간과 면적간의 트레이드오프를 보인다. 제안된 설계 방법의 효율성을 보이기 위하여 Xilinx에서 제공되는 매트릭스 곱셈 커널과 비교하였다. 성능 비교 메트릭으로 평균 전력 밀도(E/AT)와 에너지 대 (면적 x 처리시간)비를 사용하였다. 다양한 문제의 크기에 대하여 Xilinx설계들과 비교하였을 때 제안한 설계 방법이 전력밀도(E/AT)에서 평균 $25\%$우수하였다. 또한 본 논문에 제안한 설계의 방법을 MILAN 프레임워크를 이용하여 구현하였다.
This study was carried out to survey the actual conditions of wastewater treatment facilities to obtain basic data for the management of wastewater from industrial complexes in Chungcheongnam-do province. Wastewater production flow per site area by watersheds was $49.2m^3/km^2/d$ for Sapgyoho, $8.1m^3/km^2/d$ for Anseongcheon, $5.7m^3/km^2/d$ for Seohae, and $2.9m^3/km^2/d$ for Geumgang. Sapgyoho showed 75% of the total production flow, which was the highest value, Geumgang showed 4% of total flow, which was the lowest value. Average total extra rate as production flow/capacity flow in the wastewater treatment facilities for industrial complex is 49%. Considering by watersheds, the extra rates of Seohae, Geumgang, Anseongcheon, and Sapgyoho, are 73%, 65%, 62%, and 33% respectively. This means that the design of capacity flow in wastewater treatment facilities was too large. Effluent concentration of wastewater treatment facilities did not exceed discharge limit mostly. The removal efficiency rate for water quality item was 90% in BOD, 70% in COD, 80% in SS, 30 to 80% in TN, and 20 to 90% in TP, so the organic removal was good, but the nutrient removal was low and interval of variation was high. The removal efficiency rate of the agricultural was industrial complexes is lower than the national and local complexes. The construction cost of the wastewater treatment facilities in Chungcheongnam-do was $1,756Won\;per\;m^3$, treatment cost was $189Won\;per\;m^3$, and they were about two times and 1.2 times higher than the nation-wide cost, respectively. The treatment cost consists of 39% for man power, 21% for chemical, 16% for power, 11% for sludge treatment, and 13% for others.
$0.13-{\mu}m$ CMOS 공정기술을 이용하여 10 Gb/s 4채널 수직공진 표면 광레이저 (VCSEL) 드라이버 어레이를 구현하였다. 높은 전류 해상도, 전력 소모 및 칩 면적의 향상을 위해 시분할 센싱기법을 사용한 디지털 APC/AMC가 최초로 채택되었다. 측정된 -3 dB 주파수 대역폭은 9.2 GHz이고, 소신호 이득은 10.5 dB, 그리고 전류 해상도는 폭넓은 온도 범위에 대해 10 Gb/s 까지 안정한 파장동작을 위한 1 mA/step이다. 제안된 APC/AMC는 5 ~ 20 mA 의 바이어스 전류 제어 및 5 ~ 20 mA 의 변조전류제어를 입증하였다. 4 채널 칩 소모전력은 최대 바이어스 및 변조전류 하에서 371 mW, 칩 사이즈는 $3.71{\times}1.3mm^2$이다.
JSTS:Journal of Semiconductor Technology and Science
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제15권3호
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pp.404-416
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2015
Small-area, low-power coarse and fine frequency detectors (FDs) are proposed for an adaptive bandwidth referenceless CDR with a wide range of input data rate. The coarse FD implemented with two flip-flops eliminates harmonic locking as long as the initial frequency of the CDR is lower than the target frequency. The fine FD samples the incoming input data by using half-rate four phase clocks, while the conventional rotational FD samples the full-rate clock signal by the incoming input data. The fine FD uses only a half number of flip-flops compared to the rotational FD by sharing the sampling and retiming circuitry with PLL. The proposed CDR chip in a 65-nm CMOS process satisfies the jitter tolerance specifications of both USB 3.0 and USB 3.1. The proposed CDR works in the range of input data rate; 2 Gb/s ~ 8 Gb/s at 1.2 V, 4 Gb/s ~ 11 Gb/s at 1.5 V. It consumes 26 mW at 5 Gb/s and 1.2 V, and 41 mW at 10 Gb/s and 1.5 V. The measured phase noise was -97.76 dBc/Hz at the 1 MHz frequency offset from the center frequency of 2.5 GHz. The measured rms jitter was 5.0 ps at 5 Gb/s and 4.5 ps at 10 Gb/s.
산불감시와 같이 광범위하고 험난한 지역에 대한 감시 시스템으로써 무선 센서 네트워크는 가장 경제적이고 현실적인 방안의 하나이다. 그러나 센서 노드의 저전력 소모 필요성으로 인하여 센서노드간 통신 가능거리가 짧아 해당 지역에 설치되어야 하는 센서노드의 수는 수만개에 이른다. 본 논문에서는 센서 노드의 설치와 수명이 다한 센서노드를 대체하기 위한 재설치 문제를 고찰하고 분석하였다. 동적 설치로 인해 발생될 수 있는 감시 불능 영역에 대한계산의 필요성과 향 후 해결방안에 대하여 제시하였다. 한편, ZigBee무선 통신 프로토콜을 사용하여 센서 노드간 거리 변화와 지형이나 숲과 같은 장애물 여부에 따른 노드 간 패킷 수신율을 실험을 통해 측정하고 분석하였다.
주파수 변조된 연속적인 파형을 사용하는 레이다는 펄스 도플러 레이다에 비하여 구현이 비교적 간단하고 광대역, 저전력 신호의 특성 때문에 외부 탐지 가능성이 낮은 장점을 가진다. 이러한 레이다는 주로 단거리 영역에서 목표물에 대한 고해상도의 거리 및 속도정보를 얻고자 하는 목적으로 많이 활용되고 있다. 따라서 송신신호의 파형을 믹서로 인가하여 추출되는 비트 신호(beat signal)로부터 클러터 제거, 목표물에 대한 탐지여부, 거리 및 속도 정보추출 등의 목적으로 FFT(Fast Fourier Transform) 를 통한 스펙트럼 분석을 행하게 된다. 그러나 이러한 FFT 방법은 신호의 획득시간이 줄어들면 윈도우 효과로 인한 심각한 누설현상, 즉 지표면 반사파 등 강력한 클러터의 부엽에 의하여 상대적으로 낮은 전력을 갖는 신호의 탐지가 불가능해지는 문제가 생길 수 있다. 따라서 본 논문에서는 이러한 문제점을 극복하기 위하여 부엽의 크기를 낮추면서도 주파수 해상도를 적절하게 유지시킬 수 있는 가중치 윈도우 적용 방법에 대하여 분석하였다. 또한 다양한 동작환경을 고려한 모의 비트 신호를 발생시켜 가중치 윈도우 적용 방법에 따른 FFT 스펙트럼 분석 결과들을 고찰하였다.
힐버트 변환은 무선 디지털 통신으로부터 수신된 대역통과 신호를 저역통과 신호로 변환시켜 사용자에게 필요한 정보를 제공할 수 있는 역할을 수행한다. 힐버트 변환의 기본 연산과정은 승산과 가산 연산으로 구성되어 있으며, 힐버트 변환을 하드웨어로 구현한 힐버트 변환기는 승산기 설계에서 많은 양의 게이트들을 이용한 설계가 요구되고, 이에 따라 구현된 힐버트 변환기는 높은 소비전력과 넓은 면적을 차지하여 모바일 디지털 기기의 전체적인 성능에 영향을 미친다. 본 논문에서는 MAG(Minimum Adder Graph) 알고리즘을 이용하여 승산 연산의 복잡도를 감소시켜 디지털 통신기기 특히 모바일 시스템의 구성요소인 힐버트 변환기를 기존의 방법보다 더 적은 게이트를 이용하여 구현할 수 있는 방법을 제안하였다. 제안된 방법은 Xilinx사의 ISE환경에서 모의 실험하여 성능의 우수함을 보여주었다.
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[게시일 2004년 10월 1일]
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