• 전자공학회논문지
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• 제51권11호
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• pp.101-106
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• 2014

본 논문에서는 자동 이득 제어 회로를 이용한 와이드 다이나믹 레인지 RF root-mean-square (RMS) 전력 검출기를 소개한다. 제안하는 자동 이득 제어는 voltage gain amplifier (VGA), RMS 변환 블록, 이득 조절 블록으로 구성되어 있다. VGA는 dB-linear한 이득 관계를 갖는 캐스코드 VGA를 사용하였다. 제안하는 RMS 변환은 입력 신호 전 파장의 제곱 변환을 이용하여 RMS에 비례하는 DC 전압을 출력한다. 제안하는 RMS 전력 검출기는 500MHz에서 5GHz에서 작동하며 검출 범위는 0 dBm에서 -70dBm 이상의 신호를 -4.53 mV/dBm의 비율로 검출한다. 제안하는 RMS 전력 검출기는 TSMC 65nm 공정을 사용하여 설계되었으며 1.2V에서 5mW의 전력소비를 갖는다. 칩 레이아웃 면적은 $0.0097mm^2$이다.

• 한국통신학회논문지
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• 제33권4A호
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• pp.440-449
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• 2008

본 논문에서는 Inmarsat M4 시스템의 수신기의 실제 구현에 적합한 16-QAM (Quadrature Amplitude Modulation) carrier recovery loop를 제안한다. Inmarsat M4 시스템 규격에서 권고하는 frequency tolerance는 ${\pm}924\;Hz$ (Signal bandwidth: 33.6 kHz) 로서 이러한 상대적으로 큰 주파수 옵셋 환경에서 안정된 동작이 가능한 carrier recovery loop 설계가 요구된다. 일반적인 PLL(Phase Locked Loop) 만을 이용한 carrier recovery loop는 상대적으로 큰 주파수 옵셋 환경에서 안정적인 성능을 보장할 수 없으며, 이에 따라 본 논문에서는 상대적인 주파수 옵셋이 큰 환경에서도 안정적이 동작이 가능한 Inmarsat M4 시스템을 위한 carrier recovery loop 루프를 제안한다. 제안된 carrier recovery loop는 우선 carrier recovery 이전에 UW 신호 detection 을 위해 주파수 옵셋에 강인한 differential filter 기반의 noncoherent 방식의 detector를 이용하여 UW detection을 수행하였으며, 이후 초기 주파수 옵셋 포착을 위해 UW(Unique Word) 신호를 이용한 차동 방식의 CP(Cross Product)-AFC를 적용하였다. 또한 일반적으로 알려진 16-QAM NDA (Non Data Aided) 방식 대신 안정적인 jitter 성능을 위하여 16-QAM DD(Decision Directed) 방식의 PLL 을 적용하여 위상 추적을 수행하였으며, 성능 검증을 통해 제안된 16-QAM carrier recovery loop가 만족스러운 성능과 신뢰성 있는 동작이 가능함을 입증하였다.

• 한국ITS학회 논문지
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• 제13권5호
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• pp.11-20
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• 2014

실시간 교통정보는 현장에 설치된 차량검지기가 수집하는 교통량, 속도, 점유율 자료를 기반으로 생성된다. 따라서 검지기 성능을 일정수준으로 유지시키는 것이 중요하다. 이를 위해 ITS 관리기관에서는 주기적으로 검지기에 대한 성능평가를 수행한다. 일반적으로 검지기 성능평가는 기준값을 생성하는 장비(기준장비)와 평가대상 검지기가 수집하는 자료를 상호 비교함으로써 수행된다. 여기서 유의할 점은 기준장비 수집값 역시 평가대상 검지기 자료와 같이 오차 및 불확도를 포함하고 있다는 것이다. 또한 검지기 평가가 표본집단에 대해 이루어지기 때문에 이를 모집단의 결과로 표현하기 위해서는 신뢰구간 개념이 적용되어야 한다. 그러나 현재 국내 검지기 성능평가는 합리적인 방법론 부재로 인해 기준값 불확도 및 신뢰구간 개념을 적용하지 않고 있다. 따라서 본 연구에서는 기준값 불확도 및 신뢰구간 개념을 적용한 성능평가 방법론을 제시했고, 이를 루프, 영상, 레이더 검지기 성능평가에 적용했다. Over-count, Under-count 상쇄효과를 제거하기 위해 개별차량단위 자료를 평가하였고 그 결과, 제시된 방법론이 검지기 성능평가에 효과적으로 적용될 수 있음을 입증하였다.

• 대한교통학회지
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• 제22권6호
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• pp.109-120
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• 2004

1990년대 후반부터 구간 검지기를 이용한 링크통행시간 추정에 필요한 최소 표본수와 링크 및 경로 통행시간 추정과 예측을 위한 적정 집계간격에 대한 연구가 폭넓게 진행되어 왔다. 그러나 루프(지점)검지기를 이용한 교통정보수집체계의 경우, 합리적인 검증 없이 선정된 1분~5분의 집계간격을 이용하고 있다. 본 연구의 목적은 지점검지기인 루프검지기를 이용하여 통행시간자료를 수지하는 경우, 링크 및 경로 통행시간 추정과 예측을 위한 적정 집계간격 결정 모형을 개발하고 현장의 자료에 적용하는 것이다. 본 논문은 링크 및 경로 통행시간 추정을 위한 적정 집계간격 결정 모형으로 CVMSE(Cross Validated Mean Square Error)방법을 이용하였으며, 링크 및 경로 통행시간 예측을 위한 적정 집계간격 결정 모형으로는 FMSE(Forecasting Mean Square Error)를 적용하였다. 개발된 방법론은 경부고속도로의 루프이터에 적용되었다. 적용결과 링크 및 경로 통행시간 추정을 위한 적정 집계간격은 3분~5분으로, 링크 및 경로 통행시간 예측을 위한 적정 집계간격은 10~20분으로 분석되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권1호
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• pp.22-28
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• 2009

This paper presents a fast received signal strength indicator (RSSI) circuit for wireless communication application. The proposed circuit is developed using power detectors and an analog-to-digital converter to achieve a fast settling time. The power detector is consisted of a novel logarithmic variable gain amplifier (VGA), a peak detector, and a comparator in a closed loop. The VGA achieved a wide logarithmic gain range in a closed loop form for stable operation. For the peak detector, a fast settling time and small ripple are obtained using the orthogonal characteristics of quadrature signals. In $0.18-{\mu}m$ CMOS process, the RSSI value settles down in $20{\mu}s$ with power consumption of 20 mW, and the maximum ripple of the RSSI is 30 mV. The proposed RSSI circuit is fabricated with a personal handy-phone system transceiver. The active area is $0.8{\times}0.2\;mm^2$.

• 한국ITS학회 논문지
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• 제6권2호
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• pp.34-44
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• 2007

현재 국내의 각 지방자치 단체에서는 지능형 교통체계(ITS)사업이 활발히 시행되고 있다. 이중 많은 지역에서 효율적인 교통관리를 위하여 실시간 신호제어시스템을 구축하여 운영 중에 있으며, 지점검지기인 루프검지기를 설치하여 실시간으로 검지기정보를 수집하고 있다. 검지기에서 수집되어 신호제어에 이용되는 자료는 교통량, 점유시간/비점유시간, 포화도, 지점속도, 대기길이 등이 있다. 본 논문에서는 실시간 신호제어시스템 검지기 정보가 링크소통상태를 파악하는 정보로 활용될 수 있는지를 분석 평가하였다. 평가를 위하여 대상구간의 통행시간을 실측하여 검지기 수집정보와의 상관관계를 다양하게 평가하였다. 분석 결과 고려된 변수들 중 대기길이가 구간통행시간과 가장 높은 상관관계를 나타내었다. 그리고 지점속도 자료를 이용하여 구간통행 정보를 추정한 결과, 오차율이 비교적 크게 나타나 실시간 신호제어시스템검지정보를 직접적으로 구간통행정보 추정에 사용하는 것은 적절치 않다고 판단된다. 그러나 COSMOS 검지기는 포화도와 대기길이와 같은 링크의 교통상황에 대해 설명하는 정보를 실시간으로 수집하기 때문에 이를 구간검지기의 보완용으로 사용될 수 있다고 판단된다. 따라서 본 논문에서는 신호제어시스템에서 가공되는 포화도와 대기길이정보를 활용하여 정성적 소통정보인 혼잡도를 산출하는 방안을 제시하였다.

• 전자공학회논문지
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• 제51권2호
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• pp.46-52
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• 2014

본 논문은 다중 이득 제어를 통하여 빠른 lock-time을 갖는 디지털 위상 주파수 검출기 회로를 제안한다. 기준신호와 피드백 신호의 위상 차이가 클 때, 위상 차이가 적으면서 lock에 근접했을 때, lock 이후의 세 경우에 따라 디지털 위상 동기 루프의 이득을 다르게 설정하여 lock-time을 효과적으로 줄일 수 있다. 시뮬레이션 결과를 통해 제안된 기법을 적용함으로써 기존의 단일 이득 제어 구조보다 lock-time을 약 100배 개선시킬 수 있음을 확인하였다.

• 한국전자파학회논문지
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• 제18권10호
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• pp.1163-1171
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• 2007

본 논문에서는 OPLL의 기술적 구성 요소인 주파수 및 위상 차이 검출기, 루프 여파기, VCO 반도체 레이저의 위상 잡음 설계에 대하여 이론적으로 검토하였으며, 설계 파라미터들을 도출하였다. 계산된 파라미터들로 구현한 설계 및 실험 결과, 주파수 및 위상 검출기는 헤테로다인된 차이 주파수와 1.5 GHz 기준 주파수 사이의 에러 성분을 이론식에 맞게 추출하였으며, 주파수 및 위상 고정 범위는 ${\pm}150MHz$이었다. 본 논문은 헤테로다인 위상 고정 루프 구현에 대한 설계 및 실험 결과를 기술하였다.

• 대한전자공학회논문지
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• 제19권2호
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• pp.38-50
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• 1982

이 논문에서는 변형된 디지탈 Costas loop이라고 불리우는 새로운 형의 digital phase-locked loop(DPLL)을 제안하고 성능을 해석하였다. 제안된 DPLL의 주요 특성은 tan-1(·) 함수를 DPLL에 사용함으로써 phase error detector가 선형 특성을 갖게 되고, 따라서 mod-2π 선형 difference equation에 의해서 그 특성을 설명할 수 있다. 본 논문은 2부로 나뉘어져 1부에서는 먼저 제안된 시스템을 설명하고 잡음이 없는 경우 Phase plane방법에 의해서 1차와 2차 loop의 성능을 해석했다. 초기 조건에 관계없이 locking이 될 수 있는 locking 범위의 식을 유도하고, 경우에 따라서 일어날 수 있는 false lock 또는 oscillation 현상을 설명했다. 이론적인 모든 해석은 컴퓨터 시뮬레이션에 의해서 입증되었다. 논문의 2부에서는 잡음이 있을 경우에 제안된 DPLL의 성능을 해석하였다. Chapman-Kolmogorov 방정식을 사용하여 제안된 시스템의 phase error의 steady state probability density함수, mean 및 variance를 얻었다. 이 결과들은 제 2부에 게재 될 것이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권2호
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• pp.198-201
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• 2014

The phase frequency detector (PFD) is one of the most important building blocks of a phase locked Loop (PLL). Due to blind-zone problem, the detection range of the PFD is low. The blind zone of a PFD directly depends upon the reset time of the PFD and the pre-charge time of the internal nodes of the PFD. Taking these two parameters into consideration, a PFD is designed to achieve a small blind zone closer to the limit imposed by process-voltage-temperature variations. In this paper an enhanced architecture is proposed for dynamic logic PFD to minimize the blind-zone problem. The techniques used are inverter sizing, transistor reordering and use of pre-charge transistors. The PFD is implemented in 180 nm technology with supply voltage of 1.8 V.