• 전기전자학회논문지
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• 제20권3호
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• pp.307-309
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• 2016

본 논문에서는 기존 LDO 레귤레이터에서 간단한 피드백 구조를 이용하여 과도응답을 향상시킨 LDO 레귤레이터를 제안한다. 이 제안된 회로는 기존 LDO 레귤레이터에서 나타나는 오버슈트의 응답시간을 감소시켜 더 안정적인 동작을 하도록 하는 피드백 구조를 갖는다. 제안 된 피드백 구조는 큰 면적의 변화 없이 기존 LDO 레귤레이터와 같은 동작을 하며, 출력에서의 노이즈를 갖는 LDO 레귤레이터의 단점을 보완한다. 설계한 회로는 동부 하이텍의 0.18um CMOS 공정을 이용하였다.

• 전기전자학회논문지
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• 제20권3호
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• pp.265-272
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• 2016

SCALDO(Supercapacitor Assisted LDO) 레귤레이터는 기존 LDO(Low Drop-out) 레귤레이터(이하 LDO)의 낮은 효율을 개선하기 위해 연구되고 있는 회로로서, 회로의 입력단과 LDO사이에 슈퍼커패시터를 부착하여 입력과 출력 전압의 차이에 의해 발생하는 불필요한 전력손실을 재사용함으로써 LDO의 효율을 향상시킬 수 있다. 하지만 SCALDO 레귤레이터는 현재 연구 중에 있는 회로로 몇 가지 개선되어야 할 사항들이 남아있다. 그 중 한 가지는 회로의 최초동작 시 LDO에 인가되는 과전압문제이다. 회로의 최초동작 시 슈퍼커패시터가 완전히 방전되어 있어 충전모드 시 입력과 슈퍼커패시터, LDO가 직렬로 연결되는 SCALDO 레귤레이터 특성 상 입력전압이 LDO에 짧은 시간동안 그대로 인가되는데, 입력전압이 출력전압보다 최소 2배 이상 크기 때문에 이는 LDO에 상당히 큰 부담이 될 수 있다. 본 논문에서는 이러한 과전압 문제를 해소하기 위해 회로 동작 전 슈퍼커패시터를 충전시킬 수 있는 사전충전부가 포함된 새로운 SCALDO 레귤레이터를 제안하였으며, 실험을 통해 동작 초기 LDO에 인가되는 과전압이 상당부분 감소됨을 확인하였다.

• 전기전자학회논문지
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• 제27권3호
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• pp.258-264
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• 2023

본 논문에서는 부하전류에 따라 LDO(Low Drop Out) 레귤레이터의 효과적인 동작과 파괴 방지를 위해 ESD(Electro Static Discharge) 보호회로를 내장한 LDO 레귤레이터를 제안한다. 제안하는 LDO 레귤레이터는 additional feedback current 회로구조를 이용하여 LDO 레귤레이터의 출력전압에 따라 더욱 효과적으로 패스 트랜지스터의 게이트 노드 전압을 조절할 수 있다. 또한 기존의 ESD 보호소자에 P+ bridge를 추가하여 SCR 루프 상의 전류 이득을 감소시켜 홀딩 전압을 약 2V 가량 높인 새로운 구조를 내장하여 ESD 상황에 대해 높은 신뢰성을 가질 것으로 예상된다.

• 한국산학기술학회논문지
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• 제16권1호
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• pp.627-633
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• 2015

본 논문에서는 고속 PMIC(Power Management Integrated Circuit) 회로를 위한 저전압 입력 보호기능을 가지는 모바일용 LDO(Low Drop-Out) 레귤레이터를 설계하였다. 설계된 LDO 레귤레이터는 밴드갭 기준전압회로, 오차 증폭회로, 파워 트랜지스터 등으로 이루어진다. LDO 레귤레이터는 3.3 V 전원전압으로부터 2.5 V 출력을 갖도록 설계되었으며, 저전압 입력보호 기능을 하는 UVLO 회로는 전원부와 파워 트랜지스터 사이에 삽입된다. 또한 UVLO는 3.3 V 구동전압에서, 하강시 1.2 V 에서 LDO 레귤레이터 동작을 멈추게 하고, 구동전압 상승 시 2.5 V 에서 LDO 레귤레이터가 정상 동작한다. $0.35{\mu}m$ 5 V 저전압 CMOS 공정을 사용하여 모의실험 한 결과, 설계한 LDO 레귤레이터는 0.713 mV/V의 라인레귤레이션을 가지고, 부하전류가 0 mA에서 40 mA로 변할 때 $8.35{\mu}V/mA$의 로드레귤레이션을 보였다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2010년도 추계학술발표논문집 1부
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• pp.378-381
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• 2010

본 논문에서는 LDO레귤레이터의 PSRR을 향상 및 전압가변 조정이 가능한 능동 Replica LDO 레귤레이터를 설계하였다. 일반적인 레귤레이터의 PSRR과 회로의 안정성 확보를 위해서 사용된 Replica회로의 경우, 안정된 동작을 유지하기 위해서는 DC 매칭이 이루어져야 한다. 본 논문에서는 능동 Replica LDO회로를 제안하였다. 제안된 회로는 CMFB회로에 의하여 DC 전위의 매칭이 이루어지도록 하였으며, 레귤레이터의 출력전압도 일정한 범위내에서 조정이 가능하다. 또한 HSPCIE시뮬레이션 결과, 제안된 능동 Replica LDO회로의 PSRR특성이 기존 LDO구조에 비하여 좋은 결과을 얻을 수 있음을 확인하였다.

• 대한전자공학회논문지SD
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• 제48권11호
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• pp.34-40
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• 2011

본 논문은 낮은 출력 저항을 버퍼를 사용하여 주파수 보상을 수행한 LDO 선형 레귤레이터에 관한 것이다. 주파수 보상을 위해 제안하는 버퍼는 두 개의 shunt 피드백 루프를 사용하여 출력 저항을 최소화함으로써 이를 통해 LDO 선형 레귤레이터 전체의 부하 및 입력 전압에 따른 레귤레이션 성능을 개선할 수 있고 저전압에서도 낮은 출력 저항을 유지함으로 휴대기기 응용에 있어서도 적합하다. 또한 외부 디지털 제어를 통한 LDO 선형 레귤레이터의 출력 전압을 가변함으로써 외부 MCU와의 인터페이스를 개선하기 위한 기준 전압 제어 기법을 나타내었다. 구현된 LDO 선형 레귤레이터는 2.5V~4.5V의 입력 전압에 대하여 동작하며 최대 300mA의 부하 전류를 0.6~3.3V의 출력 전압에 대하여 제공할 수 있다.

• 전기전자학회논문지
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• 제21권3호
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• pp.264-267
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• 2017

본 논문에서는 잡음 제거 회로를 이용하여 공급 전원 제거 비를 향상시킨 LDO(Low drop-out) 레귤레이터를 제안하였다. LDO 레귤레이터 내부의 오차증폭기와 패스 트랜지스터 사이에 잡음 제거 회로를 두어 전압 라인에서 들어오는 노이즈에 패스 트랜지스터가 받는 영향을 줄일 수 있게 설계하였으며, 기존의 LDO 레귤레이터와 동일한 레귤레이션 특성을 갖도록 했다. 제안한 회로는 0.18um 공정을 사용하였고 Cadence의 Virtuoso, Spectre 시뮬레이터를 사용하였다.

• 전자공학회논문지
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• 제50권10호
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• pp.239-244
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• 2013

본 논문에서는 고속 PMIC(Power Management Integrated Circuit) 회로를 위한 저전압 입력 보호기능을 가지는 UVLO(Under Voltage Lock Out) 기능이 탑재된 LDO(Low Drop-Out) 레귤레이터를 설계하였다. 설계된 LDO 레귤레이터는 밴드갭 기준전압 회로, 오차 증폭회로, 파워 트랜지스터 등으로 이루어지진다. LDO 레귤레이터는 5 V 전원전압으로부터 3.3 V 출력을 갖도록 설계되었으며, 저전압 입력보호 기능을 하는 UVLO 회로는 전원부와 파워 트랜지스터 사이에 삽입된다. 또한 UVLO는 5 V 구동전압에서, 하강 시 2.7 V 에서 LDO 레귤레이터 동작을 멈추게 하고, 구동전압 상승 시 4.0 V 에서 LDO 레귤레이터가 정상 동작한다. $1{\mu}m$ 20 V 고전압 CMOS 공정을 사용하여 모의실험 한 결과, 설계한 LDO 레귤레이터는 5.88 mV/V의 라인레귤레이션을 가지고, 부하전류가 0 mA에서 200 mA로 변할 때 27.5 uV/mA의 로드레귤레이션을 보였다.

• 전기전자학회논문지
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• 제23권2호
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• pp.552-556
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• 2019

본 논문에서는 전류 제어 회로를 이용하여 load Transient response 특성을 향상시킨 capless LDO(low drop-out) 레귤레이터를 제안하였다. LDO 레귤레이터 내부의 오차증폭기와 패스 트랜지스터 사이에 전류 조절 회로를 두어 전압 라인에 들어오는 전류특성을 개선시켜 기존의 LDO 레귤레이터보다 향상된 transient 응답특성을 갖는다. 제안된 회로는 cadence의 virtuoso, spectre 시뮬레이터를 이용하여 0.18 um 공정에서 특성을 분석하였다. 실험 결과에 따르면, 제안된 회로 구성을 이용한 LDO의 load transient response는 기존 LDO과 비교하여 부하 전류가 rising time인 경우 1.954 us에서 1.378 us, falling time인 경우 19.48 us에서 13.33 us으로 약 29%, 28% 개선된 응답속도를 가진다.

• 전기전자학회논문지
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• 제24권4호
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• pp.1162-1166
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• 2020

본 논문에서는 피드백 감지 회로 구조로 인하여 향상된 load regulation 특성을 개선시킨 LDO를 제안하였다. LDO 레귤레이터 내부 오차증폭기의 출력단과 패스 트랜지스터의 입력단 사이에 제안된 feedback 감지 회로를 추가하여 출력에 들어오는 델타 값의 regulation을 개선시켜 기존의 LDO 레귤레이터보다 개선된 load Regulation 특성의 전압 값을 갖는다. 제안된 회로는 Cadence의 Spectre, Virtuoso 시뮬레이션을 이용하여 삼성 0.13um 공정에서 특성을 시뮬레이션 하였다.