• 전자공학회논문지SC
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• 제37권2호
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• pp.29-36
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• 2000

본 논문에서는 트랜지스터 동작영역에 독립적인 일정 트랜스컨덕턴스 rail-to-tail 입력회로 및 AB-급 출력회로를 갖는 2단 연산증폭기를 제시한다. rail-to-rail 입력회로는 추가 NMOS 및 PMOS 차동 입력단 구조를 사용하여, 전체 동상 입력 전압에서 항상 일정한 트랜스컨덕턴스를 갖도록 하였다. 이러한 입력단 회로는 기존 MOS의 정확한 전류-전압 관계식을 사용하지 않고, 트랜지스터의 동작영역에서, 즉 강 반전 및 약 반전, 독립적인 새로운 광역 선형 전류관계를 제안한다. 본 논문에서 제안한 입력단 회로를 SPICE를 사용하여 모의실험 결과, 전체 동상 입력 전압에 대해서 4.3%의 변화율이 나타남을 검증하였다. AB-급 출력단 회로는 공급 전압원에 독립적인 일정한 동작 전류값을 갖고, 출력 전압은 Vss+0.1에서 Vdd-0.15까지 구동하는 전압 특성을 나타내었다. 또한 출력단은 AB-급 궤환 제어 방식을 사용하여 저전압에서 동작 할 수 있다. 전체 연산 증폭기의 단일-이득 주파수 및 DC 전압이득 변화율은 각각 4.2% 및 12%로 나타냈다.

• 대한전자공학회논문지SD
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• 제48권7호
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• pp.1-9
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• 2011

멤리스터(Memristor)는 메모리 레지스터의 합성어로 흐른 전하량에 따라 저항이 스스로 변하고 전원이 끊긴 상태에서도 저항 상태가 기억되는 특수한 메모리 소자이다. 본 논문에서는 차세대 메모리소자로 주목받고 있는 멤리스터를 모델링하고 SPICE 시뮬레이션을 위한 behavior모델을 제시한다. 그리고 제안된 모델을 바탕으로 멤리스터 기반의 M_CAM(Memristor MOS content addressable memory)을 설계하였다. 제안된 M_CAM은 기존의 CAM에 비해서 단위 셀 면적과 평균 전력소모가 각각 40%, 96% 감소하였다. 칩은 0.13${\mu}m$ CMOS 공정에서 공급전압이 1.2V를 갖도록 설계되었다.

• 전자공학회논문지SC
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• 제38권2호
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• pp.38-49
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• 2001

본 논문은 IC chip내에서 전압을 낮추는 목적으로 사용되는 VDC 회로의 주파수 특성을 향상시키기 위한 새로운 회로를 제안한다. 제안된 회로에는 적응 바이어싱 방법을 통해 저전력소모 및 고속동작을 동시에 만족하는 두 개의 센서와 이 센서로 구동되는 3개의 transistor가 부가적으로 첨가되어 구동 transistor의 gate 충.방진 전류를 보상하여 구동회로의 정상동작을 유지시켜준다. 본 연구에 사용된 회로는 $0.62{\mu}m$ N well CMOS 공정을 사용하였으며, H spice simulation 결과, 내부전압의 변화폭은 부하전류가 0에서 $200m{\Lambda}$까지 5ns동안 증가할 경우 약 1.0V로, $200m{\Lambda}$에서 0으로 감소할 경우 약 0.6V로, 내부전압 회복시간은 증가시 7ns, 감소시 10ns로, 일반적인 구동방식에 비해 성능이 향상되었으며 전체 회로에 소모하는 power는 약 1.2mW로 매우 작았다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.22-28
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• 2008

본 논문은 SOC 응용을 위한 효율적인 8비트 AD 변환기(Analog-to-Digital Converter)를 설계하였다. 이 구조는 2개의 수정된 4 비트 플래시 AD 변환기로 구성되었고, 그것은 기존의 플래시 AD 변환기 보다 더 효율적인 구조를 가지고 있다. 이것은 입력신호에 연결된 저항들의 일정 범위를 예측하고 초기 예측을 기반으로 입력신호에 가까운 위치를 정한다. 입력신호의 예측은 전압예측기에 의하여 가능하다. 4비트 해상도를 가진 경우 수정된 플래시 AD 변환기는 단지 6개의 비교기가 필요하다. 그러므로 8비트 AD 변환기는 12개의 비교기와 32개의 저항을 사용한다. 이 AD 변환기의 변환속도는 기존의 플래시 AD 변환기와 거의 같지만 비교기와 저항의 수가 줄어들기 때문에 다이의 면적의 소모를 현저하게 줄일 수 있다. 이것은 반 플래시 AD 변환기보다 더 적은 비교기를 사용한다, 본 논문에서 구현한 회로들은 LT SPICE 컴퓨터 소프트웨어 툴을 이용하여 시뮬레이션 하였다.

• 한국통신학회논문지
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• 제26권12C호
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• pp.255-260
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• 2001

본 논문에서는 새로운 locking 알고리즘을 사용하여 저전력의 특정을 가지면서 locking 속도가 빠른 Register Controlled DLL(Delay-Locked Loop)을 설계하였다. Locking 속도의 향상을 위해 제안한 알고리즘은 coarse와 fine controller를 각각 동작시키는 것으로, phase detector에서 출력되는 up/down 신호를 먼저 coarse controller에 인가하여 외부 클럭과 내부 클럭의 큰 위상차를 줄이고, coarse controller를 고정시킨 상태에서 up/down 신호를 fine controller에 인가하여 미세 지연 시간을 조정하도록 하는 것이다. 또한 제안한 DLL은 dual controller를 사용하지만 locking 동작시 한 개의 controller만 동작하므로 소비 전력을 줄일 수 있었으며 lock indicator를 사용하여 좋은 지터 특성을 보였다. 제안한 DLL은 0.6 $\mu\textrm{m}$ CMOS 공정 파라메타를 이용하여 설계하였고, SPICE 모의실험결과 50 MHz에서 200MHz가지 동작하였다. 200MHz 동작시 소비되는 전류는 15mA이며 모든 주파수에서 7 주기 이내에 locking 되었다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제49권1호
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• pp.1-7
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• 2000

The SNOSFET memory devices with ultrathin ONO(tunnel oxide-nitride-blocking oxide) gate dielectric were fabricated using n-well CMOS process and investigated its characteristics. The thicknesses of tunnel oxide, nitride and blocking oxide were $23{\AA},\; 53{\AA}\; and\; 33{\AA}$, respectively. Auger analysis shows that the ONO layer is made up of $SiO_2(upper layer of blocking oxide)/O-rich\; SiO_x\N\_y$. It clearly shows that the converting layer with $SiO_x\N\_y(lower layer of blocking oxide)/N-rich SiO_x\N\_y(nitride)/O-rich SiO_x\N\_y(tunnel oxide)$. It clearly shows that the converting layer with $SiO_x\N\_y$ phase exists near the interface between the blocking oxide and nitride. The programming condition of +8 V, 20 ms, -8 V, 50 ms is determined and data retention over 10 years is obtained. Under the condition of 8 V programming, it was confirmed that the modified Fowler-Nordheim tunneling id dominant charge transport mechanism. The programmed threshold voltage is distributed less than 0.1 V so that the reading error of memory stated can be minimized. An $8\times8$ NAND type flash EEPROM with SONOSFET memory cell was designed and simulated with the extracted SPICE parameters. The sufficient read cell current was obtained and the upper limit of $V_{TH}$ for write state was over 2V.

• 한국전자거래학회지
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• 제18권4호
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• pp.83-105
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• 2013

데이터의 품질을 평가하기 위해서 데이터 자체의 품질을 측정하는 방법과 데이터 품질을 관리하는 프로세스를 측정하는 방법이 활용되고 있다. 최근에는 조직의 데이터 품질을 보장 및 인증하기 위해 데이터 품질관리 프로세스의 성숙도를 측정하는 방법을 활용하고 있다. 이러한 추세에 따라 본 논문에서는 데이터 품질관리의 프로세스 성숙도를 평가하는데 필요한 프로세스 참조모델을 제시한다. 우선 데이터 품질관리 프로세스 성숙도 평가 모델의 개요를 제시한다. 그리고, 프로세스 성숙도 평가에 기본이 되는 프로세스 참조모델을 제시한다. 여기서는 프로세스 도출 방안, 데이터 품질관리의 기본 원칙, SPICE 프로세스 참조 모델의 기본 개념을 기초로 하여 프로세스 참조모델의 구성과 세부 프로세스를 개발하였다. 그리고 본 모델의 특징 및 개선점을 ISO 8000-150의 프로세스와 비교하여 설명하였다.

• 전자공학회논문지SC
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• 제37권4호
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• pp.28-34
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• 2000

본 논문에서는 완전평형 전류 적분기를 이용하여 저전압 구동이 가능하고 고주파수 응용이 가능한 연속시간 필터를 설계하였다. 적분기 회로의 평형 구조 특성 때문에 짝수 차수의 고조파 성분들이 제거되고, 입력 신호 범위가 2배가되어 제안된 필터는 개선된 잡음 특성과 넓은 동적범위를 갖는다. 또한 상보형 전류미러를 이용하기 때문에 바이어스 회로가 간단하고 필터의 차단주파수는 단일 바이어스 전류원에 의해 간단히 제어할 수 있다. 설계의 예로 3차 버터워스 저역통과 필터를 개구리도약법으로 구현하였고, 제안된 완전평형 전류모드 필터는 0.65㎛ CMOS n-well 공정 파라미터를 이용하여 SPICE 시뮬레이션한 후 필터의 특성을 검토하였다. 시뮬레이션 결과 3V의 공급 전압에서 50㎒의 차단주파수, 1%의 THD에서 69㏈의 동적 범위를 갖고, 전력소모는 4㎽이다.

• 전자공학회논문지SC
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• 제48권4호
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• pp.80-85
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• 2011

시간 측정 시 신호 발생 시점의 기준 펄스를 발생시키는데 사용되는 time pickoff 회로는 기준 펄스의 발생 시점이 입력 신호의 크기에 영향을 받는 time walk로 인해 측정 오차를 겪는다. 본 논문에서는 이와 같은 time walk를 감소시키기 위해 자동 이득 조절(AGC: Automatic Gain Control)을 이용한 time pickoff 방식을 제안한다. 자동 이득 조절부는 가변 증폭부와 바이어스부, 입력 신호의 크기를 측정하는 크기 획득부로 구성되며, 기준 펄스를 발생하는 비교기 앞에 위치한다. 그리고, 비교기 입력 신호의 크기를 거의 일정하게 조절함으로써, time walk 발생 원인을 최소화하고 기준 펄스 발생 시점의 변화를 감소시킨다. 제안한 time pickoff 회로의 동작은 SPICE 시뮬레이션과 실험을 통하여 확인하였다. 20dB의 dynamic range와 4 ns의 상승 시간을 가지는 입력 신호에 대해 측정된 time walk는 2 ns로, 일반적으로 널리 사용되는 leading edge discriminator에 비해 약 65% 개선된 성능을 보였다.

• 대한전자공학회논문지SD
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• 제44권7호통권361호
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• pp.37-44
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• 2007

GSM 셀룰러폰을 위한 저전압 고선형 바이폴라 OTA와 이룡 이용한 IF bandpass filter(BPF)를 제안하였다. OTA는 저전압 선형 transconductor, translinear 전류이득 셀, 그리고 3개의 전류 미러로 구성 되어있다. BPF는 2개의 동일한 2차 BPF를 직렬 연결한 형태인데, 2차 BPF는 저항과 커패시터 그리고 2개의 OTA와 커패시터로 된 ground simulated inductor로 구성되어 있다. 8GHz bipolar transistor-array를 사용한 SPICE 시뮬레이션에서는 1mS의 transconductance의 OTA가 ${\pm}2%$ 이하의 선형 오차와 ${\pm}2\;V$에서 ${\pm}0.65\;V$이상의 선형범위를 가짐을 보여준다. transconductor의 온도계수는 $-90ppm/^{\circ}C$이하이다. BPF는 중심 주파수는 $85MHz\;Q$값은 80이 되도록 설계하였다. 중심주파수에서의 온도계수는 $-182ppm/^{\circ}C$이고, BPF의 소비전력은 128mW 이다.