• 한국통신학회논문지
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• 제21권1호
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• pp.131-143
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• 1996

In this paper, we propose the improved structure of fully interconnected ATM Switch to develop the small sized switch element and represent practical implementation of switch network. As the part II of the full study about structure and implementation of fully interconnected ATM Switch, this paper especially describes the implementation of an ATM switching element with 8 input port and 8 output port at 155 Mbits/sec each. The single board switching element is used as a basic switching block in a small sized ATm switch for ATM LAN Hub and customer access node. This switch has dedicated bus in 12 bit width(8 bit data + 4 bit control signal) at each input and output port, bit addressing and cell filtering scheme. In this paper, we propose a practical switch architecture with fully interconnected buses to implement a small-sized switch and to provide multicast function withoutany difficulty. The design of switching element has become feasible using advanced CMOS technology and Embedded Gate Array technology. And, we also represent Application Specific Integrated Circuit(ASIC) of Switch Output Multiplexing Unit(SOMU) and 12 layered Printed Circuit Board for interconnection network of switch.

• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2004년도 추계 종합학술대회 논문집
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• pp.275-279
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• 2004

본 논문은 한국 전자통신연구원에서 개발하고 있는 IP 기반의 대규모 광역 스토리지 시스템에 관한 논문이다. OASIS는 IP 네트워크 상의 수백~수천 명의 동시 사용자를 효과적으로 지원하고 또한 네트워크 스토리지 서비스를 WAN 범위까지로 확대 시키는 것을 목적으로 하는 스토리지 시스템이다. 이를 위해 IP 기반 스토리지 연결망 기술과 객체 기반 스토리지 기술 그리고 클러스터 기반 서버 구조 기술을 활용한다. 본 시스템은 특히 FTTH, WiBro 등 차세대 통신망의 도입에 따라 점차 현실성을 얻어가는 IP 기반 스토리지 서비스에서 대규모 스토리지 서비스를 위한 목적으로 활용될 수 있다.

• 항공우주시스템공학회지
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• 제1권4호
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• pp.13-21
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• 2007

As one of YHF digital data link technologies, VDL Mode 2 is designed to be an air-to-ground subnetwork of the Aeronautical Telecommunication Network (ATN) based on the Open System Interconnection (OSI) architecture. VDL Mode 2 can be used in ATS Applications especially for CPDLC and ADS. And it is also expected to replace ACARS (Aircraft Communications Addressing and Reporting System) which has broadly been used in AOC for over 20 years. This paper presents the design result of VDL Mode 2 system under AOA (ACARS Over AVLC) environment for the implementation of bit-oriented ATS applications. The system is composed of airborne and ground subsystem. Airborne subsystem consists of VDR, CMU and an aircraft test equipment with CPDLC/ADS client applications for operational test and ground system consists of Ground Station which includes ground VDR and ground communication controller, simple DSP (Datalink Service Processor) and a ground test equipment with CPDLC/ADS server applications.

• 센서학회지
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• 제28권5호
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• pp.284-288
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• 2019

A calibration-free analog neuron circuit is proposed as a viable alternative to the power hungry digital neuron in implementing a deep neural network. The conventional analog neuron requires calibrations because a voltage-mode link is used between the soma and the synapse, which results in significant uncertainty in terms of current mapping. In this work, a current-mode link is used to establish a robust link between the soma and the synapse against the variations in the process and interconnection impedances. The increased hardware owing to the adoption of the current-mode link is estimated to be manageable because the number of neurons in each layer of the neural network is typically bounded. To demonstrate the utility of the proposed analog neuron, a simple neural network with $4{\times}7{\times}3$ architecture has been designed for classifying iris flowers. The chip is now under fabrication in 0.35 mm CMOS technology. Thus, the proposed true current-mode analog neuron can be a practical option in realizing power-efficient neural networks for edge computing.

• 한국컴퓨터정보학회논문지
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• 제17권6호
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• pp.1-11
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• 2012

공정기술이 지속적으로 발달함에 따라 멀티코어 프로세서는 성능 향상이라는 장점과 함께 내부 연결망의 긴 지연 시간, 높은 전력 소모, 그리고 발열 현상 등의 문제점들을 내포하고 있다. 이와 같은 2차원 멀티코어 프로세서의 문제점들을 해결하기 위한 방안 중 하나로 3차원 멀티코어 프로세서 구조가 주목을 받고 있다. 3차원 멀티코어 프로세서는 TSV를 이용하여 수직으로 쌓은 여러 개의 레이어들을 연결함으로써 2차원 멀티코어 프로세서와 비교하여 배선 길이를 크게 줄일 수 있다. 하지만, 3차원 멀티코어 프로세서에서는 여러 개의 코어들이 수직으로 적층되므로 전력밀도가 증가하고, 이로 인해 발열문제가 발생하여 높은 냉각 비용과 함께 신뢰성에 부정적인 영향을 유발한다. 따라서 3차원 멀티코어 프로세서를 설계할 때에는 성능과 함께 온도를 반드시 고려하여야 한다. 본 논문에서는 캐쉬 구성에 따른 3차원 쿼드코어 프로세서의 온도를 상세히 분석하고, 이를 기반으로 발열문제를 해결하기 위해저온도 캐쉬 구성 방식을 제안하고자 한다. 실험결과, 명령어 캐쉬는 최고온도가 임계값보다 낮고 데이터 캐쉬는 많은 웨이를 가지는 구성을 적용할 때 최고온도가 임계값보다 높아짐을 알 수 있다. 또한, 본 논문에서 제안하는 캐쉬구성은 쿼드코어 프로세서를 사용하는 3차원 구조에서 캐쉬의 온도 감소에 효과적일 뿐만 아니라 성능 저하 또한 거의 없음을 알 수 있다.

• 정보처리학회논문지A
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• 제12A권6호
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• pp.557-562
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• 2005

높은 클럭으로 동작하는 고속의 프로세서를 다수 이용한 다중프로세서 시스템 성능은 프로세서 자체의 성능보다 상호연결망의 트랜잭션 처리 능력 및 지연에 의하여 큰 영향을 받게 된다. 따라서 상호연결망의 성능은 대역폭 및 지연시간 측면으로 시스템 성능에 큰 비중을 차지한다. 단방향 이중 연결을 이용한 CC-NUMA 구조는 이중 연결을 이용한 대역폭 증가효과와 고속 단방향 링크를 이용한 적은 지연시간으로 인하석 고성능 시스템에서 많이 채용되고 있다. 한편, 이중 연결구조로 인하여 시스템의 상호연결망의 최단 경로는 단일하게 형성되지 않으며, 여러 개의 최단 경로가 구성될 수 있다. 그러나 실제 응용프로그램을 수행할 때, 동일한 홉 수를 나타내는 경로일지라 하더라도 각 연결 링크의 부하 및 경쟁에 따른 지연 시간의 차이를 나타내게 되며, 만일 노드간의 트랜잭션 전달 경로가 정적으로 구성되어 있을 경우, 실제 프로그램의 수행에서 균일하지 못한 연결 링크 부하에 따른 지연 시간의 차이가 나타날 수 있음을 의미한다. 이는 곧 고속의 상호연결망 전체의 대역폭을 균일하게 사용하지 못함으로 나타나는 부가적 지연 시간으로 볼 수 있으며, 이로 인한 응용 프로그램의 수행 성능이 저하될 수 있음을 의미한다. 본 논문은 기존 연구된 단방향 이중 연결을 이용한 CC-NUMA 시스템에서, 노드간 트랜잭션 전달 경로가 정 적으로 구성될 경 우 발생될 수 있는 성능 저하를 평가하고, 정적 경로와 동일한 홉 수의 경로를 나타내며 링크 부하에 따라서 동적으로 전달되도록 부하에 따르는 동적 경로 설정 방법을 제시하였다. 논문에서 제시하는 방법은 기존 경로설정 방법에 대하여 동일한 홉 수를 나타내며, 링크 부하에 따라서 동적으로 경로를 설정함으로써 실시간 경로 분배가 자연스럽게 이루어지도록 하였고, 링크 경쟁을 완화함으로써 보다 균일한 링크 사용을 나타냈고, 링크 획득 실패로 인한 지 연시간을 감소시켰다. 프로그램 구동 시뮬레이션을 통한 성능 검증 결과, 논문에서 제시한 동적경로 설정 방법은 기존 정적 경로 설정 방법에 비해 링크점유시간 편차가 $1{\~}10\%$ 낮게 나타났고, 링크의 획득 실패 횟수가 ${\~}3\%$ 감소하였으며, 그 결과 $1{\~}6\%$의 수행 시간 감소를 나타냈다.

• 디자인학연구
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• 제15권4호
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• pp.347-358
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• 2002

건축드로잉이 미래의 지어질 건축을 예상하기 위해 필요한 단순히 기능적인 그래픽이라는 전통적인 개념에서 변화하고 있다. 특히 해체주의 건축가들 사이에서 개성적인 그래픽 요소들은 그들의 자기표현적인 스타일을 실현시키는데 큰 기여를 하고 있다. 오로지 미학적인 이유에서 그래픽이 필요한 경우가 있는 반면에 몇몇 경우는 드로잉이라는 작업 자체가 보다 근본적인 자기탐구과정의 성격을 갖기도 한다. 다니엘 리베스킨트의 건축드로잉이 그러한 경우로서 타이포그래피적 성격은 그의 작업의 큰 특징을 이룬다. 타이포그래피적 요소를 그의 드로잉 전반에 걸쳐서 추상적 상징주의 표현의 메티포로서 즐겨 사용함으로써 보다 본격적인 타이포그래피적 접근을 가능성을 제기한다. 이러한 맥락에서 본 연구는 타이포그래피 요소들이 어떻게 그의 건축드로잉에서 해석될 수 있는가에 주목하고 어떤 상호연관성이 이질적인 두 영역 사이에 개입되는지, 또한 보조적 수단으로서가 아닌 적극적인 역할로서 그의 실제 건축에 반영되는강에 대해서 분석하고자 한다. 더불어 활자 그 자체가 서로 다른 매체를 만나서 상징화 과정이 부여되는 유형적 분류들을 통해서 리베스킨트 건축드로잉의 해석에 대한 다양한 가능성을 제기하고자 한다.

• 한국전자통신학회논문지
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• 제9권12호
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• pp.1345-1352
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• 2014

최근에 SoC 버스구조의 대안으로 NoC가 대두되고 있으며, NoC에서 다중클럭이 사용되어 클럭의 주파수는 같지만 clock skew 등으로 인한 위상차이가 발생하므로 데이터 전송 시에 클럭에 대한 동기회로가 사용되고 있다. 본 논문에서는 NoC 클럭의 위상차가 발생하는 경우 데이터의 손실이 발생할 수 있는 불안정상태 (metastability)를 정의하고 분석한다. 180nm CMOS 공정 파라미터를 사용하여 래치와 플립플롭을 설계하고, 1GHz 클럭을 사용하여 모의실험을 수행하였다. 모의실험 결과에서 출력에 로직 1과 0이 아닌 중간 값을 가지는 불안정상태를 래치와 플립플롭에서 확인하였다. 그리고 불안정상태 값이 상당히 긴 시간 동안 존재하여 온도, 공정변수, 전원 크기 등의 주변 환경에 의하여 출력 값이 변할 수 있어 입력값을 손실할 수 있다는 것을 확인하였으며, 이러한 결과는 NoC에서 위상차 동기회로 설계 시에 유용하게 사용될 수 있을 것이다.

• 전자공학회논문지
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• 제53권4호
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• pp.68-75
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• 2016

다중 프로세서 시스템-온-칩(Multi-Processor SoC, MPSoC)에서의 코어 및 IP 개수 증가 추세에 따라 병렬처리와 확장성에 유리한 인터커넥션 구조인 네트워크-온-칩(Network-on-Chip, NoC)이 등장하였다. 하지만 기존 IP를 재활용하기 위해서는 버스 프로토콜과 호환가능한 NoC에서의 지연시간을 최적화하기 위한 연구가 필요하다. 본 논문에서는 버스 프로토콜 호환 가능한 NoC 설계 시, 버스 프로토콜에서 특성이 다른 다수의 트랜잭션 단계에서 유발되는 홉 수와 경로 충돌의 대립관계로 인해 지연시간이 증가하는 문제를 주소 및 데이터 네트워크로 분리 설계함으로써 해결하였다. 모의실험으로 벤치마크 어플리케이션과 무작위 생성한 어플리케이션에서의 실험 결과를 통해 Mesh구조와 TopGen의 비정형 토폴로지와 비교했을 때, 평균 지연시간은 19.46% 및 실행시간은 10.55% 감소하였다.

• 농촌계획
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• 제16권4호
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• pp.61-75
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• 2010

Daily living area can be delimited differently depending on what area is to be focused. Based on regional interaction, the present study empirically analyzed the difference between living areas focusing on rural area and ones relying on urban area. We established two types of living areas in Busan-Ulsan mega city with different focus areas (rural versus urban), using travel OD data (2006). According to the result, the fonn of spatial clusters in urban living area differed from that of spatial clusters in rural area; the boundaries of living area were not fit to those of administrative areas in both types; and living areas in both types tended to extend over more than two administrative areas. The results cast some implications concerning spatial planning and policy for living area delimitation. First, since the spatial structure and interconnection of urban area differs to those of rural area, it is required to delimit living areas discriminatively depending on the objectives of the spatial plan. Additionally, the living area should be established more specifically and systematically by further subdividing the form of spaces depending on the objectives and types of the plan. Second, the administrative areas should be consolidated now that the difference of boundaries of administrative and living areas lead to inconvenience of residents, increased administration costs and scale diseconomy. Lastly, the living areas should be delimited by the metropolitan or mega city planning and thus be reflected to its offsprings.