• 대한전자공학회논문지SD
• /
• 제41권8호
• /
• pp.1-8
• /
• 2004

두께가 3nm인 게이트 산화막을 사용한 n-MOSFET에 정전압 스트레스를 가하였을 때 관찰되는 SILC 및 soft breakdown 열화 및 이러한 열화가 소자 특성에 미치는 영향에 대해 실험하였다. 열화 현상은 인가되는 게이트 전압의 극성에 따라 그 특성이 다르게 나타났다. 게이트 전압이 (-)일 때 열화는 계면 및 산화막내 전하 결함에 의해 발생되었지만, 게이트 전압이 (＋)일 때는 열화는 주로 계면 결함에 의해 발생되었다. 또한 이러한 결함의 생성은 Si-H 결합의 파괴에 의해 발생할 수 있다는 것을 중수소 열처리 및 추가 수소 열처리 실험으로부터 발견하였다. OFF 전류 및 여러 가지 MOSFET의 전기적 특성의 변화는 관찰된 결함 전하(charge-trapping)의 생성과 직접적인 관련이 있다. 그러므로 실험 결과들로부터 게이트 산화막으로 터널링되는 전자나 정공에 의한 Si 및 O의 결합 파괴가 게이트 산화막 열화의 원인이 된다고 판단된다. 이러한 물리적 해석은 기존의 Anode-Hole Injection 모델과 Hydrogen-Released 모델의 내용을 모두 포함하게 된다.

• E2M - 전기 전자와 첨단 소재
• /
• 제10권1호
• /
• pp.26-32
• /
• 1997

The gate induced drain leakage(GIDL) current under the stress of worse case in -MOSFET's with ultrathin gate oxides has been measured and characterized. The GIDL current was shown that P-MOSFET's of the thicker gate oxide is smaller than that of the thinner gate oxide. It was the results that the this cur-rent is decreased with the increamental stress time at the same devices.It is analyzed that the formation components of GIDL current are both energy band to band tunneling at high gate-drain voltage and energy band to defect tunneling at low drain-gate voltage. The degradations of GIDL current was analyzed the mechanism of major role in the hot carriers trapping in gate oxide by on-state stress.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2009년도 춘계학술대회 논문집
• /
• pp.72-73
• /
• 2009

In this study, we fabricated of pentacene organic thin film trasistor(OTFT), which used aluminum oxide for the gate insulator on glass substrate. Aluminum oxide for OTFTs was deposited on the gate layer by E-beam evaporation. aluminum oxide fabricated various deposition rate. In this case of the deposition rate of $0.1\;{\AA}$, the fabricated aluminum oxide gate insulator OTFT showed a threshold voltage of -1.36V, an on/off current ratio of $1.9{\times}l0^3$ and field effect mobility $0.023\;cm^2/V_s$.

• 한국전기전자재료학회논문지
• /
• 제35권3호
• /
• pp.255-263
• /
• 2022

The subthreshold swing (SS) of an asymmetric junctionless double gate (AJLDG) MOSFET is analyzed by the use of Gaussian function. In the asymmetric structure, the thickness of the top/bottom oxide film and the flat-band voltages of top gate (V_fbf) and bottom gate (V_fbb) could be made differently, so the change in the SS for these factors is analyzed with the projected range and standard projected deviation which are parameters for the Gaussian function. An analytical subthreshold swing model is presented from the Poisson's equation, and it is shown that this model is in a good agreement with the numerical model. As a result, the SS changes linearly according to the geometric mean of the top and bottom oxide film thicknesses, and if the projected range is less than half of the silicon thickness, the SS decreases as the top gate oxide film is smaller. Conversely, if the projected range is bigger than a half of the silicon thickness, the SS decreases as the bottom gate oxide film is smaller. In addition, the SS decreases as V_fbb-V_fbf increases when the projected range is near the top gate, and the SS decreases as V_fbb-V_fbf decreases when the projected range is near the bottom gate. It is necessary that one should pay attention to the selection of the top/bottom oxide thickness and the gate metal in order to reduce the SS when designing an AJLDG MOSFET.

• 전자공학회논문지A
• /
• 제31A권1호
• /
• pp.77-83
• /
• 1994

Characteristics of hot-electron-induced degradation by AC, DC was investigated for p-MOSFET's(W/L=25/l$\mu$m) with sub-10nm RTP-CVD gate oxides. It was confirmed that the surface channel p-MOSFET of a thinner gate oxide shows less degradation. Mechanisms for this effect were analyzed using a simple MOS Device degradation model. It was found that the number of generated electron traps(fixed charge) is determined by the amount of peak gate current, dependent of the gate oxide thickness, and the major cause of the smaller degradation in the thinner gate oxide devices is the lower hot electron trapping carriers.

• 한국진공학회:학술대회논문집
• /
• 한국진공학회 1999년도 제17회 학술발표회 논문개요집
• /
• pp.197-197
• /
• 1999

Gate oxide 의 두께 감소는 gate의 캐패시턴스를 증가시켜 트랜지스터의 속도를 빠르게 하며, 동시에 저전압 동작을 가능하게 하기 때문에 gate oxide 두께는 MOS 공정 세대가 진행되어감에 따라 계속 감소할 것이다. 이러한 얇은 산화막은 device design에 명시된 두께의 특성을 나타내야 한다. Gate oxide의 두께가 작아질수록 gate oxide와 crystalline silicon간의 계면효과가 박막의 두께의 결정에 심각한 영향을 주기 때문에 정확한 두께 계측이 어렵다. 이러한 영향과 계측방법에 따라서 두께 계측의 차이가 나타난다. XTEM은 사용한 parameter에, Ellipsometer는 refractive index에, MEIS(Medium) Energy Ion Scattering)은 에너지 분해능에, Capacitor-Voltage 측정은 depletion effect에 의해 영향을 받는다. 우리는 계면의 원자분해능 분석에 통상 사용되어온 High Resolution TEM을 이용하여 약 30~70$\AA$ SiO2층의 두께와 계면 구조에 대한 분석을 하여 이를 MEIS와 0.015nm의 고감도를 가진 SE(Spectroscopy Ellipsometer), C-V 측정 결과와 비교하여 가장 좋은 두께 계측 방법을 찾고자 한다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.1
• /
• pp.17-19
• /
• 2004

The electrical properties of gate oxides grown in two different processes, which are in 10% nitrous oxide($N_2O$) and in dry oxygen, have been experimentally investigated and compared. It has been observed that the $SiC-SiO_2$ interface-trap density(Dit) measured in nitrided gate oxide has been tremendously reduced, compared to the density obtained from gate oxide grown in dry oxygen. The beneficial effects of nitridation on gate oxides also have been demonstrated in the values of total near interface-trap density and of forward-bias breakdown field. The reasons of these improvements have been explained.

• 한국전기전자재료학회논문지
• /
• 제18권11호
• /
• pp.996-1000
• /
• 2005

Experimental results are presented for the degradation of 3 nm-thick gate oxide $(SiO_2)$ under both Negative-bias Temperature Instability (NBTI) and Hot-carrier-induced (HCI) stresses using P and NMOSFETS, The devices are annealed with hydrogen or deuterium gas at high-pressure $(1\~5\;atm.)$ to introduce higher concentration in the gate oxide. Both interface trap and oxide bulk trap are found to dominate the reliability of gate oxide during electrical stress. The degradation mechanism depends on the condition of electrical stress that could change the location of damage area in the gate oxide. It was found the trap generation in the gate oxide film is mainly related to the breakage of Si-H bonds in the interface or the bulk area. We suggest that deuterium bonds in $SiO_2$ film are effective in suppressing the generation of traps related to the energetic hot carriers.

• 대한전자공학회논문지SD
• /
• 제45권7호
• /
• pp.23-31
• /
• 2008

중수소 처리된 3 nm 두께의 게이트 산화막을 갖는 MOSFET를 제조하여 정전압 스트레스 동안의 게이트 산화막의 열화를 조사하였다. 중수소 처리는 열처리와 이온 주입법을 사용하여 각각 이루어졌다. 열처리 공정을 통해서는 게이트 산화막내 중수소의 농도를 조절하기가 힘들었다. 게이트 산화막내에 존재하는 과잉 중수소 결합은 열화를 가속시키기 때문에, 열처리 공정을 행한 소자에서 신뢰성이 표준공정에 의한 소자에 비해 저하되고 있음을 확인하였다. 그러나 중수소 이온 주입 방법을 통해서는 소자의 신뢰성이 개선됨을 확인하였다. 스트레스에 의한 게이트 누설 전류 변화 및 구동 특성 변화는 게이트 산화막내의 중수소 농도와 관련이 있으며, 이러한 특성은 적절한 공정 조건을 갖는 이온 주입법을 통해 개선할 수 있었다. 특히, 큰 스트레스 전압의 PMOSFET에서 중수소의 효과가 뚜렷하게 나타났으며, 이는 "hot" 정공과 중수소의 반응과 관련이 있는 것으로 판단된다.

• 한국정보디스플레이학회:학술대회논문집
• /
• 한국정보디스플레이학회 2009년도 9th International Meeting on Information Display
• /
• pp.385-388
• /
• 2009

We have investigated the effect of the device structure on the performance of polycrystalline ZnO TFT and amorphous AZTO TFT with top gate and bottom gate structure. While the mobility of both TFTs showed relatively similar value in a top and bottom gate structure, bias stability was quite different depending on the device structure. Top gate TFT showed much less Vth shift under positive bias stress compared to that of bottom gate TFT. We attributed this different behavior to the defects formation on the gate insulator induced by energetic bombardment during the active layer deposition in a bottom gate TFT. We suggest the top gate oxide TFT would show more stable behavior under the Vgs bias.