• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2008년도 International Meeting on Information Display
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• pp.1009-1012
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• 2008

We have succeeded in producing the world $1^{st}$ TFT LCD panel adapting the data line sharing method. In the data line sharing structure, two neighboring pixels share one data line. We also adapted time shared data driving with a-Si TFT based circuit integration technology of LG Display's own. By using these technologies, we can reduce the number of source driver ICs by half, compared to that of the existing gate driver integrated TFT LCD panel.

• 한국산학기술학회논문지
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• 제10권7호
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• pp.1725-1728
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• 2009

본 연구개발에서는 정해진 환경에서 최대의 불량검출 능력을 발휘할 수 있도록 공정을 개선하기 위하여 전게이트 시각검사에 필수적인 FGV 패턴발생 장치와 공정제어 장치를 개발하였다. 본 연구개발을 통하여 접촉손실(Tact Loss)을 0에 근접 한 수준으로 유지할 뿐만 아니라 손실 및 에러 발생시 신속한 대처가 가능하여 모듈의 수율을 향상시킬 수 있을 것으로 기대된다. 또한 세부 동작 시퀀스를 제어하기 위한 H/W와 S/W 시스템을 생산라인에 실장하고 성능점검 및 인증을 수행한 결과 Tact에 의한 Pixel 불량의 경우는 98.1%, Line 불량의 경우는 99.1%의 검출율을 나타내었으며, Gate 및 Visual 레벨 테스트를 포함한 모듈공정 전체의 수율이 98.3%까지 증가하였다.

• 한국산학기술학회논문지
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• 제15권10호
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• pp.5968-5973
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• 2014

게이트 위치는 제품 품질 및 생산성 등에 큰 영향을 미치기 때문에 사출성형에 있어서 게이트 위치를 결정하는 것은 대단히 중요하며 이를 위하여 사출성형 CAE가 적용되고 있다. 사출성형 해석의 증가와 3차원 유한요소의 사용은 더 많은 계산 시간을 필요로 하게 되면서, 컴퓨터 자원을 적게 사용하면서도 빠른 시간 내에 게이트 위치 최적화를 수행하는 것은 중요한 이슈가 되었다. 본 논문에서는 유동 균형과 웰드라인을 고려하기 위하여 유동 거리에 기반한 최적화 기법을 제시하였다. 그리고 원판 형상의 모델에 적용하여 웰드라인이 응력집중이 예상되는 슬릿홀을 피하면서도 유동 균형을 유지하는 결과를 도출하였다.

• 한국수자원학회:학술대회논문집
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• 한국수자원학회 2006년도 학술발표회 논문집
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• pp.1964-1969
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• 2006

In order to solve the problem of the existing gate it developed the solar energy gate. The solar energy gate quotient a friction force from the area contact which will call improved with line contact and it diminished. Because of the result, The operation power of the gate came to be small and the small-sized of the motor was possible. From the small-sized of the motor, the solar energy system introduction was possible and the expense for the production establishment of the gate was diminished. From KRC in 2005 demonstration it establishes the solar energy gate in nationwide 50 places and characteristic the monitoring efficiently.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 추계종합학술대회 논문집
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• pp.187-190
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• 1999

We have developed fabrication processes that form a wide-head T-gate with a 0.2 ${\mu}{\textrm}{m}$ gate length using the combination of thickness of each PMMA layer, line doses and development times for applications in millimeter- and micro-waves monolithic integrated circuits. The three-layer resist structure (PMMA/P(MMA-MAA)/PMMA = 1800 $\AA$/5800 A/1900$\AA$), 4nC/cm and over development were used for fabrication of a wide-head T-gate by the conventional double E-beam exposure technology. The experimented results show that the cross sectional area of T-gate fabricated by the proposed method is easily enlarged without additional processes.

• 한국전자파학회논문지
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• 제22권11호
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• pp.1111-1116
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• 2011

본 논문에서는 기존 CMOS 수동 스위치를 사용한 switched - line 타입 위상변화기의 수동 스위치를 공통게이트 증폭기(양방향 증폭기)로 대체한 60 GHz CMOS 양방향 능동 위상변화기를 제안한다. 양방향 능동 위상변화기는 양방향 증폭기 블록과 수동 delay line 네트워크 블록으로 구성된다. 양방향 증폭기 블록은 순방향과 역방향의 특성이 같도록 설계하기 위해 공통 게이트 증폭기(CGA) 구조가 적합하며, 입력단과 출력단의 매칭은 대칭으로 이루어진다. 또한, 통합 바이어스 회로를 이용하여 1개의 바이어스 전압($V_{DS}$)만으로도 증폭의 방향(순방향, 역방향)과 크기를 조절할 수 있도록 구성하였다. 수동 delay line 네트워크 블록은 마이크로스트립 라인으로 구성하였다. 동부 하이텍 1P8M 130-nm CMOS 공정을 이용하여 90도, 180도 1-bit 양방향 능동 위상변화기를 각각 설계하였고, 시뮬레이션 결과 60 GHz에서 평균 -3 dB의 삽입 손실을 얻었으며, 각각 90도 180도의 위상차를 얻었다.

• 전자공학회논문지
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• 제51권8호
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• pp.156-164
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• 2014

Field programmable gate array 기반 시간-디지털 변환기(Time to Digital Converter)로 가장 널리 사용되는 딜레이 라인(tapped delay line) 방식은 딜레이 라인의 길이가 길어지면 정확도가 떨어지는 단점이 있다. 이에 본 논문에서는 동일한 시간 해상도를 가지면서 딜레이 라인의 길이를 줄일 수 있도록 4 위상 클럭을 사용하고 이중 상태 판별 제어부를 가지는 시간-디지털 변환기 구조를 제안한다. 4 위상 클럭 별로 딜레이 라인 구성 시 발생하는 라인 간 딜레이 오차를 줄이기 위해 입력신호와 가장 가까운 클럭과의 시간 차이만 하나의 딜레이 라인으로 측정하고 어떤 위상 클럭이 사용되었는지를 판별하는 구조를 가졌다. 또한 싱크로나이저 대신 이중 상태 측정 state machine을 이용하여 메타스태이블을 판별함으로써, 싱크로나이저로 인한 딜레이 라인의 증가를 억제하였다. 제안한 시간-디지털 변환기(TDC)의 성능 측정 결과 1 ms의 측정 시간 범위에 대해 평균 분해능 22 ps, 최대 표준편차 90 ps을 가지며 비선형성은 25 ps였다.

• 한국전자파학회논문지
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• 제7권2호
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• pp.178-185
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• 1996

In this paper, a theoretical analysis of a wide band distributed mixer using a dual-gate GaAs MESFET's(DGFET) is introduced. Based on low noise mixer mode(LNM) region modeling of DGFET, variation of g/sub m/ and conversion gain are presented versus bias. The distributed mixer is composed of drain and gate transmission line, m-derived image impedance matching circuits at each input and output port, and DGFET's. Through computer simulation, wide-band characteristics of designed distributed mixer are confirmed. And, it is certificated that LO/RF isolation between gate 1 and gate 2 is obtained more than 15dB.

• 전자공학회논문지A
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• 제32A권12호
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• pp.198-208
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• 1995

BiCMOS circuit consist of CMOS part which constructs logic function, and bipolar part which drives output load. Test to detect stuck-open faults in BiCMOS circuit is important, since these faults do sequential behavior and are represented as transition faults. In this paper, proposes a method for efficiently detecting transistor stuck-open faults in BiCMOS circuit by transforming them into slow-to=rise transition and slow-to-fall transition. In proposed method, BiCMOS circuit is transformed into equivalent gate-level circuit by dividing it into pull-up part which make output 1, and pull-down part which make output 0. Stuck-open faults in transistor are modelled as transition fault in input line of gate level circuit which is transformed from given circuit. Faults are detceted by using pull-up part gate level circuit when expected value is '01', or using pull-down part gate level circuit when expected value is '10'. By this method, transistor stuck-open faults in BiCMOS circuit are easily detected using conventional gate level test generation algorithm for transition fault.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2007년도 7th International Meeting on Information Display 제7권1호
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• pp.822-824
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• 2007

This paper investigated a gate driver circuit with amorphous silicon for mobile TFT-LCD. In the conventional circuit, the fluctuation of the off-state voltage causes the fluctuation of gate line voltages in the panel and then image quality becomes worse. Newly designed gate driver circuit with dynamic switching inverter and carry out signal reduce the fluctuation of the off-state voltage because dynamic switching inverter is holding the off-state voltage and the delay of carry signal is reduced. The simulation results show that the proposed a-Si:H gate driver has low noise and high stability compared with the conventional one.