• 전력전자학회:학술대회논문집
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• 전력전자학회 2005년도 전력전자학술대회 논문집
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• pp.421-423
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• 2005

A bootstrap circuit for floating power supply has the advantage of being simple and inexpensive. However, the duty cycle and on-time are limited by the requirement to refresh the charge in the bootstrap capacitor. Hence, this paper deals with a design of charge pump circuit for a floating gate power supply of an IPM. The operation of the proposed circuit applied by three-phase inverter system for driving induction motor are verified through the experiments.

• 조명전기설비학회논문지
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• 제18권5호
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• pp.42-47
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• 2004

본 연구는 기존에 제안한 방전 AND gate PDP의 문제점을 개선한 연구결과로서 AND gate를 구성하는 DC 방전의 극성을 반대로 설계하여 인접 주사전극에 대한 cross talk 문제를 개선하였다. 또한 기존의 AND gate의 동작이 공간전하에 의한 방전의 비선형성에 의존한 것과는 달리 본 연구에서 제안한 AND gate는 방전 회로에 따라 인가전압이 변화하는 것을 이용한 NOT 논리를 AND gate에 부가하여 동작이 한층 안정해 졌다. 실험 결과4개의 수평 주사전극에 대해 선택적인 어드레스 방전이 가능하였으며 각각 34V와 70V의 AND 방전 및 Data 방전의 동작마진을 얻을 수가 있었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.687-690
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• 2003

Experimental results are presented for gate oxide degradation and its effect on device parameters under negative and positive bias stress conditions using NMOSFET's with 3 nm gate oxide. The degradation mechanisms are highly dependent on stress conditions. For negative gate voltage, both hole- and electron-trapping are found to dominate the reliability of gate oxide. However, with changing gate voltage polarity, the degradation becomes dominated by electron trapping. Statistical parameter variations as well as the "OFF" leakage current depend on those charge trapping. Our results therefore show that Si or O bond breakage by electron can be another origin of the investigated gate oxide degradation.gradation.

• 접착 및 계면
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• 제23권2호
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• pp.53-58
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• 2022

본 연구는 AlO_x유전체 표면에 유기 자립조립 단분자막 (self-assembled monolayer, SAM) 중간층을 도입함으로써 유전체의 표면특성을 제어하고, 최종적으로 유기전하변조트랜지스터 (Organic charge modulated field-effect transistor, OCMFET)의 전기적 특성을 향상시킨 결과를 제시하였다. 유기 중간층을 적용함으로써, OCMFET의 컨트롤 게이트(CG, Control gate)와 플로팅 게이트 (FG, Floating gate) 사이 커패시터 플레이트로 작용하는 산화알루미늄 게이트 유전체의 표면 에너지를 제어하였으며, FET의 가장 중요한 성능변수인 전계효과 이동도(field-effect transistor, μ_FET)를 향상시켰다. 사용된 SAMs은 네가지의 PA (Octadecylphosphonic acid, Butylphosphonic acid, (3-Bromopropyl)phosphonic acid, (3-Aminopropyl) phosphonic acid)를 사용하여 형성하였으며, 각각 0.73, 0.41, 0.34, 0.15 cm2V^-1s^-1의 μ_OCMFET를 나타내었다. 이 연구를 통해 유기 SAM 중간층의 알킬 체인(Alkyl chain)의 길이 및 말단기의 특성이 소자의 전기적 성능을 제어하는데 중요한 요인임을 확인하였으며, 이 결과를 통해 향후 최적의 센서 플랫폼으로서의 OCMFET 소자성능 최적화에 기여할 수 있을 것으로 기대한다.

• 전자공학회논문지A
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• 제31A권1호
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• pp.77-83
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• 1994

Characteristics of hot-electron-induced degradation by AC, DC was investigated for p-MOSFET's(W/L=25/l$\mu$m) with sub-10nm RTP-CVD gate oxides. It was confirmed that the surface channel p-MOSFET of a thinner gate oxide shows less degradation. Mechanisms for this effect were analyzed using a simple MOS Device degradation model. It was found that the number of generated electron traps(fixed charge) is determined by the amount of peak gate current, dependent of the gate oxide thickness, and the major cause of the smaller degradation in the thinner gate oxide devices is the lower hot electron trapping carriers.

• 한국조명전기설비학회:학술대회논문집
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• 한국조명전기설비학회 2004년도 춘계학술대회 논문집
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• pp.248-252
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• 2004

본 연구에서는 새로 고안된 NOT 논리를 포함한 방전 AND gate의 방전특성에 대해 고찰하고 동작 특성을 해석하였다. 새로 고안된 방전 AND gate는 방전 경로에 따른 전극사이의 전압의 변화로 AND 출력을 유도한다. 측정결과 AND 출력은 A전극의 A1전압과 B전극 전압의 상호 관계에 영향을 받는다는 것을 알았다. 또한 AND 출력을 위한 DC priming 방전은 방전 후 $30{\mu}s$ 정도까지 영향을 미치며 방전 강도는 AND gate의 특성에 영향을 주지 않는다는 것을 알았다. 시험결과를 통해 AND gate를 구성하는 각 전극 전압의 최적 값을 얻었으며 기존의 연구 결과보다 안정적인 AND 동작을 확인하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2005년도 학술대회 논문집 전문대학교육위원
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• pp.165-168
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• 2005

In this paper, we examined channel charge which occurs in electron accumulation after electron velocity saturation. Generally, short gate GaAs MESFET show, saturated electron velocity leading to current satulation. When electron velocity is saturated, deletion layer is still open channel and it plays a key role in deciding saturation current mode we proposed channel charge model in channel after electron velocity saturation.

• EDISON SW 활용 경진대회 논문집
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• 제5회(2016년)
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• pp.362-364
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• 2016

본 논문에서는 MOS(Metal Oxide Semiconductor) Capacitor의 산화막내에 다양한 원인에 의해 존재하는 비이상적인 전하들 중 Fixed Oxide Charge가 소자의 문턱전압에 어떤 영향을 주는지 분석했다. 분석한 결과 n+ polysilicon Gate를 가지고, 산화막인 $SiO_2$의 두께가 3nm이고, 도핑농도가 $10^{18}cm^{-2}$인 P형 실리콘 기판으로 이루어진 MOS Capacitor에서 Fixed Oxide Charge Density가 $C/cm^2$ 이상일 때 문턱전압을 0.01V 이상 감소시키고 $C/cm^2$ 이하일 때 문턱전압을 0.01V 이상 증가시켰다.

• 전기전자학회논문지
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• 제26권2호
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• pp.329-332
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• 2022

본 논문에서는 ferroelectric(HfO₂)구조가 적용된 3D NAND flash memory의 parameter에 따른 lateral charge migration의 retention과 V_th를 분석하였다. P_s가 클수록 Program 시 ferroelectric에서 가능한 최대 polarization이 크기 때문에 초기 V_th는 P_s 25µC/cm² 보다 P_s 70µC/cm²에서 약 1.04V차이로 커진다. 또한 Program 이후 trap된 전자는 시간이 지남에 따라서 lateral charge migration이 발생한다. Program 이후 gate에 전압을 가하지 않고 ferroelectric은 polarization을 유지하기 때문에 P_s와 크게 관계없이 P_r이 클수록 polarization이 커지고 lateral charge migration에 의한 ∆V_th는 P_r 5µC/cm² 보다 P_r 50µC/cm²에서 약 1.54V차이로 작아진다.

• 전기전자학회논문지
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• 제25권4호
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• pp.774-777
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• 2021

본 논문은 Charge Trap Flash using Ferroelectric(CTF-F) 구조를 가진 3D NAND Flash Memory gate controllability에 대해 분석했다. Ferroelectric 물질인 HfO₂는 polarization 이외에도 high-k 라는 특징을 가진다. 이러한 특징으로 인해 CTF-F 구조에서 gate controllability가 증가하고 Bit Line(BL)에서 on/off 전류특성이 향상된다. Simulation 결과 CTF-F 구조에서 String Select Line(SSL)과 Ground Select Line(GSL)의 채널길이는 100 nm로 기존 CTF 구조에 비해 33% 감소했지만 거의 동일한 off current 특성을 확인했다. 또한 program operation에서 channel에 inversion layer가 더 강하게 형성되어 BL을 통한 전류가 약 2배 증가한 것을 확인했다.