• 한국재료학회:학술대회논문집
• /
• 한국재료학회 1993년도 춘계학술발표회
• /
• pp.37-38
• /
• 1993

• 전기전자학회논문지
• /
• 제22권1호
• /
• pp.205-208
• /
• 2018

본 연구에서는 상시불통형 p-AlGaN-게이트 질화갈륨(GaN) 이종접합 트랜지스터의 신뢰성 평가를 위한 가속열화 시험 조건을 수립하기 위해 게이트 전압 열화 시험을 진행하였다. 상시불통형 트랜지스터의 동작 조건을 고려하여 기존 상시도통형 쇼트키-게이트 소자평가에 사용되는 게이트 역전압 시험과 더불어 순전압 시험을 수행하여 열화특성을 분석하였다. 기존 상시도통형 소자와 달리 상시불통형 소자에서는 게이트 역전압 시험에 의한 열화는 관찰되지 않은 반면, 게이트 순전압 시험에서 심한 열화가 관찰되었다. 상시불통형 질화갈륨 전력 반도체 소자의 신뢰성 평가에 게이트 순전압 열화 시험이 포함되어야 함을 제안한다.

• 한국정보통신학회논문지
• /
• 제19권12호
• /
• pp.2892-2898
• /
• 2015

양극성 이중 독립 게이트 실리콘 나노와이어 전계 효과 트랜지스터를 새롭게 제안한다. 제안한 트랜지스터는 극성 게이트와 제어 게이트를 가지고 있다. 극성게이트의 바이어스에 따라서 N형과 P형 트랜지스터의 동작을 결정할 수 있고 제어 게이트의 전압에 따라 트랜지스터의 전류 특성을 제어할 수 있다. 2차원 소자 시뮬레이터를 이용해서 양극성 전류-전압 특성이 동작하도록 두 개의 게이트들과 소스 및 드레인의 일함수를 조사했다. 극성게이트 4.75 eV, 제어게이트 4.5 eV, 소스 및 드레인 4.8 eV일 때 명확한 양극성 특성을 보였다.

• 한국정보통신학회논문지
• /
• 제20권4호
• /
• pp.799-804
• /
• 2016

본 논문에서는 비대칭 이중게이트 MOSFET의 상하단 게이트 산화막 두께에 대한 드레인 유도 장벽 감소 현상을 분석하기 위하여 전위장벽에 영향을 미치는 드레인전압에 따른 문턱전압의 변화를 관찰할 것이다. 비대칭 이중게이트 MOSFET는 상단과 하단의 게이트 산화막 두께를 다르게 제작할 수 있는 특징이 있다. 상단과 하단의 게이트 산화막 두께 변화에 따른 드레인 유도 장벽 감소 현상에 대하여 포아송방정식을 이용하여 분석하였다. 결과적으로 드레인 유도 장벽 감소 현상은 상하단 게이트 산화막 두께에 따라 큰 변화를 나타냈다. 상단과 하단 게이트 산화막 두께가 작을수록 드레인 유도 장벽은 선형적으로 감소하였다. 채널길이에 대한 드레인 유도 장벽 감소 값은 비선형적인 관계가 있었다. 고농도 채널도핑의 경우 상단 산화막 두께가 하단 산화막 두께보다 드레인 유도 장벽 감소에 더 큰 영향을 미치고 있었다.

• 전자공학회논문지
• /
• 제51권3호
• /
• pp.177-184
• /
• 2014

화학기상증착의 텅스텐 실리사이드 듀얼 폴리 게이트 구조에서 플로린이 게이트 산화막에 미치는 영향을 전기적 물리적 측정 방법을 사용하여 연구하였다. 플로린을 많이 함유한 텅스텐 실리사이드 NMOS 트랜지스터에서 채널길이가 감소함에 따라 게이트 산화막 두께는 감소하여 트랜지스터의 롤업(roll-off) 특성이 심화된다. 이는 게이트 재 산화막 열처리 공정에 의해 수직방향으로의 플로린 확산과 더불어 수평방향인 게이트 측면 산화막으로의 플로린 확산에 기인한다. 채널길이가 짧아질수록 플로린의 측면방향 확산거리가 작아져 수평방향 플로린 확산이 증가하고 그 결과 게이트 산화막의 두께는 감소하게 된다. 반면에 PMOS 트랜지스터에서는 P형 폴리를 만들기 위한 높은 농도의 붕소가 플로린의 게이트 산화막으로의 확산을 억제하여 채널길이에 따른 산화막 두께 변화 특성이 보이지 않는다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제3권2호
• /
• pp.63-68
• /
• 2003

The DC and RF characteristics of $In_{0.5}Ga_{0.5}P/In_{0.22}Ga_{0.78}As/GaAs$ p-HEMTs with a gate oxide layer of various thicknesses ($50{\;}{\AA},{\;}300{\;}{\AA}$) were investigated and compared with those of a Schottky-gate p-HEMT without the gate oxide layer. A prominent improvement in the breakdown voltage characteristics were observed for a p-HEMT having a gate oxide layer, which was implemented by using a liquid phase oxidation technique. The on-state breakdown voltage of the p-HEMT having the oxide layer of $50{\;}{\AA}$was ~2.3 times greater than that of a Schottky-gate p-HEMT. However, the p-HEMT having the gate oxide layer of $300{\;}{\AA}$ suffered from a poor gate-control capability due to the drain induced barrier lowering (DIBL) resulting from the thick gate oxide inspite of the lower gate leakage current and the higher on-state breakdown voltage. The results for a primitive p-HEMT having the gate oxide layer without any optimization of the structure and the process indicate the potential of p-HEMT having the gate oxide layer for high-power applications.

• 한국정보통신학회논문지
• /
• 제18권6호
• /
• pp.1422-1428
• /
• 2014

본 연구에서는 비대칭 이중게이트(double gate; DG) MOSFET의 하단 게이트전압에 대한 문턱전압이동 현상에 대하여 분석하였다. 비대칭 DGMOSFET는 4단자소자로서 상단과 하단의 게이트단자에 별도의 전압을 인가할 수 있으므로 하단게이트전압의 변화가 문턱전압에 영향을 미칠 것이다. 그러므로 단채널효과로 알려져 있는 문턱전압 이동현상이 하단게이트전압에 의하여 감소할 수 있는지를 관찰하고자 한다. 이를 위하여 문턱전압이하영역에서의 차단전류모델을 제시하였으며 차단전류가 채널폭 당 $10^{-7}A/{\mu}m$일 경우의 상단게이트 전압을 문턱전압으로 정의하여 채널길이 및 채널두께의 변화에 따라 하단게이트 전압의 변화에 대한 문턱전압의 이동현상을 관찰하였다. 결과적으로 하단게이트전압은 문턱전압이동현상에 커다란 영향을 미치는 것을 알 수 있었으며, 특히 단채널효과가 심각하게 발생하고 있는 채널길이 및 채널두께 영역에서는 더욱 큰 영향을 미치고 있다는 것을 알 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제10권2호
• /
• pp.134-142
• /
• 2010

A comparative study on the trade-off between the drive current and the total gate capacitance in double-gate (DG) and triple-gate (TG) FinFETs is performed by using 3-D device simulation. As the first result, we found that the optimum ratio of the hardmask oxide thickness ($T_{mask}$) to the sidewall oxide thickness ($T_{ox}$) is $T_{mask}/T_{ox}$=10/2 nm for the minimum logic delay ($\tau$) while $T_{mask}/T_{ox}$=5/1~2 nm for the maximum intrinsic gate capacitance coupling ratio (ICR) with the fixed channel length ($L_G$) and the fin width ($W_{fin}$) under the short channel effect criterion. It means that the TG FinFET is not under the optimal condition in terms of the circuit performance. Second, under optimized $T_{mask}/T_{ox}$, the propagation delay ($\tau$) decreases with the increasing fin height $H_{fin}$. It means that the FinFET-based logic circuit operation goes into the drive current-dominant regime rather than the input gate load capacitance-dominant regime as $H_{fin}$ increases. In the end, the sensitivity of $\Delta\tau/{\Delta}H_{fin}$ or ${{\Delta}I_{ON}}'/{\Delta}H_{fin}$ decreases as $L_G/W_{fin}$ is scaled-down. However, $W_{fin}$ should be carefully designed especially in circuits that are strongly influenced by the self-capacitance or a physical layout because the scaling of $W_{fin}$ is followed by the increase of the self-capacitance portion in the total load capacitance.

• 한국과학예술포럼
• /
• 제20권
• /
• pp.421-428
• /
• 2015

전기/하이브리드 자동차, 도금용 정루기 등에 들어가는 전력변환장치는 SCR, MOSFET, IGBT와 같은 스위칭 소자가 필수적으로 사용되며 이를 구동하기 위해서는 Gate Driver가 역시 필수적으로 사용된다. 본 논문에서는 대용량 전력변환장치에 사용되는 스위칭소자 SCR/IGBT를 구동하는데 필요한 Gate Driver를 제안한다. 제안된 Gate Driver는 4개의 BJT를 이용한 H-Bridge를 포함하며, 이는 입력된 DC 전력을 AC로 변환하여 Transformer를 통하여 Isolate 된 전원을 생성한다. 또한 Gate 제어 신호는 입력 전원과 Isolated된 전원이 연결된 Photo Coupler를 통해 Isolate된 제어 신호로 변환하여 실제 SCR/IGBT를 구동한다. 본 논문에서는 Simulation을 통해서 설계된 555 Timer를 통한 H-Bridge 동작을 검증하며 시제품을 제작하여 27V 50,000A 급의 도금용 정류기를 구동시켜 파형을 확인함으로써 제안된 Gate Driver의 타당성을 검증한다.

• 한국산학기술학회논문지
• /
• 제21권11호
• /
• pp.226-232
• /
• 2020

Stage-Gate 프로세스는 신제품을 아이디어에서 출시로 옮기기 위한 개념 및 운영 모델로, 다양한 신제품 개발 및 연구개발사업에 적용되고 있다. Stage-Gate는 신제품을 시장에 출시하는 것을 목표로 하는 시장 지향적 모델이므로, 대구광역시와 시흥시를 대상으로 실증사업을 진행 중인 스마트시티 혁신성장동력 프로젝트의 운영·관리에 적절히 도입 및 응용 가능하다. 또한 스마트시티는 다양한 혁신 기술 간 융·복합적 특성을 갖는데, Stage-Gate 도입 시, 이를 세분화하여 연구 기관별 성과물 중심의 성과 관리가 가능해진다. 따라서 스마트시티 혁신성장동력 프로젝트(NSSCP: National Strategic Smart City Program)는 국가연구개발사업 최초로 투자 효율성 제고와 연구 성과의 품질 향상, 성공적인 실증 및 사업화를 위하여 Stage-Gate를 적용하였다. 본 논문은 State-Gate 도입 1~2차년도 운영 결과를 검토하고 전문 기관, 연구 기관, 관문심사위원의 의견을 분석하여 향후 차년도 평가체계 운영과 타 연구과제에 적용을 위한 보완 및 개선사항을 제시하였다. Stage-Gate 방법론에 과도하게 몰입되어 경직된 운영에 따른 비효율을 경계하고 해당 사업의 실정에 최적화하여 운영한다면, 스마트시티의 융복합·다학제적 특성에 맞게 성과물 유형에 따른 유연한 평가가 가능할 것으로 기대된다.