• Journal of information and communication convergence engineering
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• 제13권3호
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• pp.180-188
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• 2015

As a potential alternative to the complementary metal-oxide semiconductor (CMOS) technology, many researchers are focusing on carbon-nanotube field-effect transistors (CNFETs) for future electronics. However, existing studies report the advantages of CNFETs over CMOS at the device level by using small-scale circuits, or over outdated CMOS technology. In this paper, we propose a methodology of analyzing CNFET-based circuits and study its impact at the full-chip scale. First, we design CNFET standard cells and use them to construct large-scale designs. Second, we perform parasitic extraction of CNFET devices and characterize their timing and power behaviors. Then, we perform a full-chip analysis and show the benefits of CNFET over CMOS in 45-nm and 20-nm designs. Our full-chip study shows that in the 45-nm design, CNFET circuits achieve a 5.91×/3.87× (delay/power) benefit over CMOS circuits at a density of 200 CNTs/µm. In the 20-nm design, CNFET achieves a 6.44×/3.01× (delay/power) benefit over CMOS at a density of 200 CNTs/µm.

• 전자공학회논문지
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• 제53권7호
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• pp.131-137
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• 2016

본 논문에서는 기존의 2D IC의 성능을 개선하고 3D IC의 집적도와 전기적인 특성을 개선하기 위한 목적으로 연구되고 있는 TSV (Through Silicon Via)의 임피던스를 해석하였다. 향후 Full-chip 3D IC 시스템 설계에서 TSV는 매우 중요한 기술이며, 높은 집적도와 광대역폭 시스템 설계를 위해서 TSV에 대한 전기적인 특성에 관한 연구가 매우 중요하다. 따라서 본 연구에서는 Full-chip 3D IC를 설계하기 위한 목적으로 다중 TSV-to-TSV에서 거리와 주파수에 따른 TSV의 임피던스 영향을 해석하였다. 또한 이 연구 결과는 Full-chip 3D IC를 제조하기 위한 반도체 공정과 설계 툴에 적용할 수 있다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.249-250
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• 2008

In this paper, we propose the single polycrystalline silicon flash EEPROM IC with a new structure which does not need the high voltage switching circuit. The design of high voltage switching circuits which are needed for the data program and erase, has been an obstacle to develop the single-poly EEPROM. Therefore, we has proposed the new cell structure which uses the low voltage switching circuits and has designed the full chip. A new single-poly EEPROM cell is designed and the full chip including the control block, the analog block, row decoder block, and the datapath block is designed. And the each block is verified by using the computer simulation. In addition, the full chip layout is performed.

• 전기전자학회논문지
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• 제25권3호
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• pp.517-527
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• 2021

본 논문에서는 단일칩 마이컴을 이용한 위상변위 방식 직류-직류 전력변환기를 제안한다. 제안한 전력변환기의 1차측은 위상변위 방식에 의하여 단극성 펄스폭변조(unipolar PWM)로 동작하는 풀브리지 전력구조이며, 2차측은 4개의 다이오드로 구성된 풀브리지 전파정류기이다. 제안한 전력변환기의 제어는 단일칩 마이컴에 의해 수행되고, 그 MOSFET 스위치들은 부트스트랩 회로에 의해 구동된다. 그래서 전력변환기의 전체 시스템은 간단하다. 제안한 전력변환기는 공진회로와 저지커패시터를 이용하여 고효율을 달성한다. 본 논문에서는 먼저, 제안한 전력변환기의 전력회로의 동작을 각 동작모드를 따라 설명한다. 그리고 제안한 전력변환기의 전력회로 설계방식을 보이고 제안한 전력변환기를 동작시키는 마이컴 상의 소프트웨어 제어 알고리즘과 피드백 및 스위치 구동 회로에 관하여 간략히 설명한다. 그 후, 본 논문에서 제시한 설계와 구현방식에 의하여 설계하고 제작된 시제품 전력변환기의 실험결과를 통하여 제안한 전력변환기의 동작 특성을 입증한다. 실험결과에서 약 92% 정도의 최고 효율을 얻었다.

• ETRI Journal
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• 제38권6호
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• pp.1240-1249
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• 2016

With the number of IP cores in a multicore system-on-chip increasing to up to tens or hundreds, the role of on-chip interconnection networks is vital. We propose a networks-on-chip-style bus network as a compromise and redefine the exploration problem to find the best IP tiling patterns and communication path combinations. Before solving the problem, we estimate the time complexity and validate the infeasibility of the solution. To reduce the time complexity, we propose two fast exploration algorithms and develop a program to implement these algorithms. The program is executed for several experiments, and the exploration time is reduced to approximately 1/22 and 7/1,200 at the first and second steps of the exploration process, respectively. However, as a trade-off for the time saving, the time cost (TC) of the searched architecture is increased to up to 4.7% and 11.2%, respectively, at each step compared with that of the architecture obtained through full-case exploration. The reduction ratio can be decreased to 1/4,000 by simultaneously applying both the algorithms even though the resulting TC is increased to up to 13.1% when compared with that obtained through full-case exploration.

• 대한전자공학회논문지SD
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• 제44권3호
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• pp.26-34
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• 2007

본 논문에서는 신체 임피던스 측정법(Bioelectrical Impedance Analysis, 이하 BIA)을 기초로 한 체지방 측정 칩 설계에 대한 내용을 서술하였다. 제안된 회로는 인체에 전류 신호를 인가하는 회로, 인체를 통해 나온 전압 신호를 측정하는 회로, 회로의 동작을 제어하는 마이크로 콘트롤러(Micom), 그리고 분석프로그램이 내장된 메모리(SRAM, EEPROMs) 의 모든 기능을 하나의 칩에 집적하였다. 특히 정밀한 인체 임피던스 측정을 위하여 다주파수 동작이 가능한 대역통과필터(Band Pass Filter, BPF)를 설계하였다. 또한, 설계된 대역통과필터는 weak inversion 영역에서 동작하기 때문에 면적과 전력소모를 줄일 수 있었다. 그리고 측정부분 회로의 성능을 개선하기 위해서 차동차이증폭기(Differential difference amplifier, DDA)를 이용한 새로운 전파정류기(Full wave rectifier, FWR)를 설계하였다. 또한 이 회로는 마지막 단에 연결될 아날로그-디지털 변환기(ADC)의 설계에 대한 부담을 덜어주는 장점도 있다. 이 칩의 시제품은 CMOS 0.35um 공정을 이용하였고 전력소모는 모든 주파수에서 6mW 이며 전원전압은 3.3V이다. 전체 칩의 크기는 $5mm\times5mm$ 이다.

• Journal of information and communication convergence engineering
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• 제13권3호
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• pp.172-179
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• 2015

Face-to-face (F2F) bonding in three-dimensional integrated circuits (3D ICs), compared with other bonding styles, is closer to commercialization because of its benefits in terms of density, yield, and cost. However, despite the benefits that F2F bonding expect to provide, it's physical nature has not been studied thoroughly. In this study, we, for the first time, extract cross-die (inter-die) parasitic elements from F2F bonds on the full-chip scale and compare them with the intra-die elements. This allows us to demonstrate the significant impact of field sharing across dies in F2F bonding on full-chip noise and critical path delay values. The baseline method used is the die-by-die method, where the parasitic elements of individual dies are extracted separately and the cross-die parasitic elements are ignored. Compared with this inaccurate method, which was the only method available until now, our first-of-its-kind holistic method corrects the delay error by 25.48% and the noise error by 175%.

• 한국정보통신학회논문지
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• 제7권4호
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• pp.798-804
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• 2003

본 논문에서는 프린터 head의 노즐분사제어를 위한 개선된 회로를 설계하였다. 기존 방식에 비하여 비하여 Pad 수를 줄임으로서 노즐 수를 확장시킬 수 있다. 제안된 회로는 사전검증을 위하여 먼저 20개의 노즐을 제어하는 sample 회로로 설계하고 FPGA를 이용하여 동작을 확인하였다. 320개의 노즐제어를 위한 전체회로는 sample 회로를 확장하여 ASIC Full Custom 설계방식을 통하여 설계한 뒤 로직 및 회로 simulation 검증을 하였다. 전체회로는 3$\mu\textrm{m}$ CMOS design rule을 적용하여 layout 및 chip으로 제작되었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1992년도 하계학술대회 논문집 B
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• pp.1176-1178
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• 1992

This paper shows enhanced working performance of the battery fork-lift truck by developing the IGBT full bridge dc-dc convertor using one-chip micro-processor. The PWM pulse is generated from a 16 bit one-chip micro-processor for the speed control of DC motor. In order to ensure the operation of IGBT and motor pecewisely, IGBT gate drive circuit was designed by using current limiting IC and hige voltage limit IC. And also It is able to regenerative braking.

• 전자공학회논문지A
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• 제33A권12호
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• pp.110-119
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• 1996

A novel high speed VLSI architecture and its VLSI realization methodologies for a motion estimation processor based on full search block matching algorithm are presentd. The presented architecture is designed in order to be suitable for highly parallel and pipelined processing with identical PE's and adjustable in performance and hardware amount according to various application areas. Also, the throughput is maximized by enhancing PE utilization up to 100% and the chip pin count is reduced by reusing image data with embedded image memories. Also, the uniform and identical data processing structure of PE's eases VLSI implementation and the clock rate of external I/O data can be made slower compared to internal clock rate to resolve I/O bottleneck problem. The logic and spice simulation results of the proposed architecture are presented. The performances of the proposed architecture are evaluated and compared with other architectures. Finally, the chip layout is shown.