• 한국산업정보학회논문지
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• 제18권5호
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• pp.45-50
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• 2013

최근 시장이 확대되고 있는 SMART TV에는 다양한 기능을 위하여 내장형 카메라가 들어가게 된다. 하지만, 이로 인한 불량 또한 발생하게 되며, 특히 TV power up sequence 문제로 인한 내장형 카메라의 화면 무감 불량현상은 기존 검사장비에서 검출되기 힘든 특징을 가지고 있다. 이를 위해 오디오 쪽 컨트롤 신호를 재현할 수 있는 새로운 검사장비가 필요하지만, 시간과 많은 비용이 소요되며, 생산에 큰 영향을 준다. 본 논문에서는 이와 같은 문제점을 해결하고자 FPGA (Field Programmable Gate Array)를 활용한 불량 검출 장비를 개발하여 문제점을 빠르고 정확하게 검출하는 방법을 제시한다. 이를 통해 새로운 장비를 대체하는 비용 절감 효과와 기존 검출 테스트 시간을 약 20여초에서 10초미만으로 크게 단축시킴으로써 개발기간의 최소화 및 공정에 적용을 통한 불량률 감소를 이룰 수 있다.

• 정보보호학회논문지
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• 제28권2호
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• pp.287-293
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• 2018

FPGA (Field Programmable Gate Array)는 개발자가 유연하게 프로그래밍 할 수 있다는 장점으로 인해 다양한 분야에서 사용되고 있다. 하지만 외부에서 구현된 시스템이 비트스트림 형태로 FPGA에 탑재 될 경우 오작동을 일으키거나 정보를 유출시키는 등의 하드웨어 악성 기능이 포함될 가능성이 있다. 이러한 이유로 비트스트림 역공학은 필수적이며, 따라서 이와 관련된 연구들이 진행되어 왔다. 본 논문에서는 FPGA 비트스트림 역공학 연구 사례 중 가장 대표적인 역공학 알고리즘을 활용한 BIL 비트스트림 역공학 도구에 대한 분석 실험을 진행하여 성능 및 한계점을 확인하였다.

• Journal of Electrical Engineering and Technology
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• 제10권4호
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• pp.1655-1666
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• 2015

This paper proposes a new approach of Field Programmable Gate Array (FPGA) controlled digital implementation of shunt active power filter (SAPF) under steady state and dynamic operations. Typical implementations of SAPF uses microprocessor and digital signal processor (DSP) but it limited for complex algorithm structure, absence of feedback loop delays and their cost can be exceed the benefit they bring. In this paper, the hardware resources of an FPGA are configured and implemented in order to overcome conventional microcontroller or digital signal processor implementations. This proposed FPGA digital implementation scheme has very less execution time and boosts the overall performance of the system. The FPGA controller integrates the entire control algorithm of an SAPF, including synchronous reference frame transformation, phase locked loop, low pass filter and inverter current controller etc. All these required algorithms are implemented with a single all-on chip FPGA module which provides freedom to reconfigure for any other applications. The entire algorithm is coded, processed and simulated using Xilinx 12.1 ISE suite to estimate the advantages of the proposed system. The coded algorithm is also defused on a single all-on-chip Xilinx Spartan 3A DSP-XC3SD1800 laboratory prototype and experimental results thus obtained match with simulated counterparts under the dynamic state and steady state operating conditions.

• 한국멀티미디어학회논문지
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• 제11권10호
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• pp.1460-1470
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• 2008

최근 휴대용 기기의 성능이 향상되면서 다양한 형태의 메뉴 구성과, 메일 및 이차원 지도 등의 표현에 벡터 그래픽을 많이 도입하고 있다. 본 논문은 모바일 기기에서 많이 사용되고 여는 이차원 벡터의 처리 기술인 OpenVG (Open Vector Graphics)의 하드웨어 가속기를 제안했다. 제안된 하드웨어 가속기는 그래픽에서 처리가 빈번한 렌더링(rendering)의 각 기능을 분석하여 하드웨어 구현에 적합하도록 나누고, 그 알고리즘을 설계 및 검증하여 HDL (Hardware Description Language)로 FPGA (Field Programmable Gate Array)에 이식하여 구현되었으며, 알렉스 처리기에 비하여 약 4배의 빠른 처리속도를 보였다.

• 한국컴퓨터정보학회논문지
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• 제7권4호
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• pp.115-120
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• 2002

본 논문은 Field Programmable Gate Array (FPGA)와 디지털 신호처리 소자를 이용한 IS-95 CDMA신호 처리기 FPGA와 고속의 ADC/DAC를 이용한 기저대역과 중간주파수(IF)의 디지털 변환기 그리고 주파수 상·하향 변환기를 구현하였다. IS-95 CDMA 채널 처리기는 짧은 PN 코드 발생기와 왈쉬 코드 발생기로 파일롯 채널의 신호를 발생시킨다. 디지털 IF는 FPGA, 디지털 송·수신 신호처리 소자와 고속의 ADC/DAC로 구성하였다. 주파수 상·하향 변환기는 필터, 믹서, 디지털 감쇠기와 PLL로 구성되어 중간주파수(IF)와 RF 주파수를 변환하였다. 이 구현된 시스템은 IS-95 CDMA 기지국 장비 등에 장착할 수 있다.

• 한국통신학회논문지
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• 제27권11C호
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• pp.1171-1177
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• 2002

본 논문에서는 ATM(Asynchronous Transfer Mode) 기반 레이블 에지 라우터에서 POS(Packet over SONET) 정합 기능을 가지는 고속의 IP(Internet Protocol) 패킷 포워딩 엔진을 제안하였다. 포워딩 엔진은 POS 물리층으로부터 수신되는 패킷에 대하여 TCAM(Ternary Content Addressable Memory)을 사용하여 고속의 룩업 처리가 가능하도록 하였다. 또한, 고속의 IP 헤더 처리 및 룩업 제어 기능을 FPGA(Field Programmable Gate Array)로 구현하여 하드웨어적으로 고속의 IP 패킷 포워딩이 가능하도록 하였다. 제안한 포워딩 엔진은 룩업 제어기에 MPLS(Multiprotocol Label Switching) 패킷 처리 기능을 구현함으로써 레이블 에지 라우터 기능도 수행하도록 하였다.

• 방송공학회논문지
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• 제18권5호
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• pp.669-679
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• 2013

본 논문에서는 실시간으로 스테레오 정합을 수행하기 위한 VLSI(Very Large Scale Integrated Circuit)구조를 제안한다. 스테레오 정합의 연산을 분석하여 중간 연산 결과를 재사용하여 연산량과 메모리 접근수를 최소화한다. 이러한 동작을 수행할 수 있는 스테레오 정합 연산 셀의 구조를 제안하고, 이를 병렬적으로 확장하여 탐색 범위 내의 모든 비용함수를 동시에 연산할 수 있는 하드웨어의 구조를 제안한다. 이러한 하드웨어 구조를 확장하여 2차원 영역에 대한 비용함수를 연산할 수 있는 하드웨어의 구조와 동작을 제안한다. 구현한 하드웨어는 FPGA(Field Programmable Gate Array) 환경에서 최소 250Mhz의 클록 주파수에서 동작이 가능하고, 64화소의 탐색범위를 적용한 경우에 $640{\times}480$ 스테레오 영상을 약 805fps의 성능으로 처리할 수 있다.

• 조명전기설비학회논문지
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• 제19권2호
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• pp.131-137
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• 2005

보호계전기는 고장에 의해 파생되는 단락$\cdot$지락 사고로부터 전력 시스템을 보호하기 위하여 널리 사용되고 있다. 전통적으로 디지털보호계전기는 디지털신호처리 프로세서 혹은 마이크로프로세서로 구현되는데 본 연구는 이를 고성능$\cdot$고효율$\cdot$다기능의 단일칩으로 구현하기 위한 하드웨어 설계 기술에 관해 다룬다. 제작된 디지털보호계전기는 FPGA(Field Programmable Gate Array)로 구현하였고 16KSPS이상의 처리 성능을 가지며 평균 오차율 $0.03(\%)$미만으로 보호계전알고리즘을 수행할 수 있다.

• 전자공학회논문지 IE
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• 제48권3호
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• pp.20-25
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• 2011

본 논문은 와이브로 통신환경에서 SDR(Software Defined Radio) 시스템을 위한 실행속도 증진 방법을 개발하였다. 본 논문에서는 SDR 기능 구현을 위해 GPU(Graphics Processing Unit)라는 새로운 프로세서를 사용하였다. 일반적으로 통신시스템에서는 DSP(Digital Signalling Processor)나 FPGA(Field Programmable Gate Array)를 이용하여 시스템을 구현한다. 그러나 이러한 프로세서는 장단점이 커서 구현 및 디버깅을 하기 어렵다. GPU는 다수의 프로세서로 구성되어 있어 벡터 처리에 적합하며, 각 프로세서는 thread의 셋으로 구성이 되어 있다. 본 논문에서는 GPU만의 자원뿐만 아니라 CPU 자원 까지 사용하기 위한 Framework 또한 구현하였다. 다양한 실험결과, 본 제안 시스템이 와이브로 환경에서 우수한 성능을 제공함을 확인할 수 있었다.

• 융합보안논문지
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• 제17권2호
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• pp.41-51
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• 2017

인터넷 활용 범위의 폭발적인 증가는 점차적으로 네트워크 속도와 용량을 초고속화 하고 대용량화로 빠르게 진화해 가고 있다. 이에 따라 스위치 라우터 등 네트워크 장비들은 하드웨어에 기반 한 빠른 기술 진화로 대처를 하고 있으나 초연결사회에 가장 기본적이고 필수적인 네트워크 보안시스템의 기술 진화는 수만 가지의 보안 이슈와 시그니처(signature)에 대해서 수시 변경과 갱신을 필요로 하기 때문에 소프트웨어에 기반 한 기술적인 한계를 극복하기가 쉽지 않다. 본 논문은 이와 같은 DDoS 대응 장비를 설치 운영할 때의 패킷 필터링 속도 저하 문제점을 개선하고자 FPGA(Field Programmable Gate Array)의 하드웨어적인 특성과 병렬처리 특성을 최대한 반영한 DPI 알고리즘인 Hi-DPI를 제안하고 실용성을 검증하고자 한다.