• 한국정보과학회논문지:정보통신
• /
• 제28권3호
• /
• pp.355-368
• /
• 2001

프로토콜 적합성 시험은 프로토콜 명세에 내제되어 있는 애매성으로 인하여 벤더들이 구현한 프로토콜들이 상호운용되지 못하는 경우를 예방하기 위하여 시행하는 절차이다. 이 시험은 구현한 프로토콜이 프로토콜 명세에 적합하게 구현되어 있는지를 시험하는 것으로 ISO/IEC JTCI을 통해 국제 표준으로 제정되어 있다. 그러나 이 시험 방법은 고정적인 시험 시퀀스를 사용하기 때문에 정확한 시험 결과를 도출하지 못하는 경우가 종종발생한다. 이런 문제는 프로토콜 FSM을 구성하는 여러 트랜지션들이 시험시퀀스에 포함되어 시험 대상 트랜지션의 시험에 영향을 미치기 때문에 발생한다. 이 논문은 동적 적합성 시험방법을 제안하여 이런 문제를 해결하도록 한다. DCTM은 기존의 방법에서와 같은 고정적인 시험 시퀀스를 사용하는 것이 아니라 시험 중 동적으로 alternative 경로를 시험 시퀀스로 선택하는 방법으로 기존 적합성 시험 방법보다 fault coverage 면에서 향상된 결과를 나타낸다. 또한 제안한 DCTM이 기존 적합성 시험방법보다 fault coverage가 향상된다는 것을 보이기 위해 시험 도구를 개발하여 TCP 프로토콜에 적용하여 본다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제14권5호
• /
• pp.640-648
• /
• 2014

Excessive power dissipation is one of the major issues in the testing of VLSI systems. Many techniques are proposed for scan test, but there are not so many for logic BIST because of its unmanageable randomness. This paper presents a novel low switching activity BIST scheme that reduces toggle frequency in the majority of scan chain inputs while allowing a small portion of scan chains to receive pseudorandom test data. Reducing toggle frequency in the scan chain inputs can reduce test power but may result in fault coverage loss. Allowing a small portion of scan chains to receive pseudorandom test data can make better uniform distribution of 0 and 1 and improve test effectiveness significantly. When compared with existing methods, experimental results on larger benchmark circuits of ISCAS'89 show that the proposed strategy can not only reduce significantly switching activity in circuits under test but also achieve high fault coverage.

• 대한전기학회논문지:시스템및제어부문D
• /
• 제52권2호
• /
• pp.93-101
• /
• 2003

Scan design is a structured design-for-testability technique in which flip-flops are re-designed so that the flip-flops are chained in shift registers. The scan design cannot be used in a design with scan design rule violations without modifying the design. The most important scan design rule is concerning clock and reset signals to pins of the flip-flops or scan cells. Clock and Reset pins of every scan cell must be controllable from top-level ports. We propose a new technique to re-design gated clocks and resets which violate the scan design rule concerning the clock and reset pins. This technique substitutes synchronous sequential circuits for gated clock and reset designs, which removes the clock and reset rule violations and improves fault coverage of the design. The fault coverage is improved from $90.48\%$ to $100.00\%$, from $92.31\%$ to $100.00\%$, from $95.45\%$ to $100.00\%$, from $97.50\%$ to $100.00\%$ in a design with gated clocks and resets.

• 정보처리학회논문지D
• /
• 제11D권6호
• /
• pp.1287-1294
• /
• 2004

최근 소프트웨어 신뢰성을 평가하기 위해 신뢰성 측도와 커버리지 간의 관계가 연구되고 있다. 특히 커버리지에 기반한 소프트웨어 신뢰성 성장 모델에서 평균치 함수는 소프트웨어의 신뢰성 성장을 나타내는데 매우 중요한 역할을 한다. 본 논문은 커버리지에 기반한 기존 모형들의 문제점을 평균치 함수와 그 모형이 근거하는 가정을 바탕으로 파악하고, 그 문제점을 해결하기 위한 새로운 평균치 함수를 제안한다. 제안된 새로운 평균치 함수는 불완전 결함 발견과 구문의 반복 실행이 허용되는 일반적인 테스팅 환경에서 도출된 결과이다. 마지막으로 실제 데이터에 제안된 모형을 적용하여 그 성능을 평가한다.

• 한국통신학회논문지
• /
• 제21권8호
• /
• pp.1948-1957
• /
• 1996

통신 프로토콜의 적합성 시험은 구현된 프로토콜이 표준규격과 동일하게 구현되었는지를 검사하는 과정을 말한다. 생성된 시험 항목이 어느 정도의 오류를 발견해 낼 수 있는지를 평가함으로써 적합성 시험의 효율성을 평가하는 하나의 기준으로 사용될 수 있다. 시험 항목의 오류 발견 능력의 평가 방법은 주로 수학적 평가 방법과 시뮬레이션을 이용한 연구가 이루어져 왔다. 본 논문에서는 기존 평가 방법의 문제점을 지적하고 오류 모델을 사용하여 생성된 시험항목에 대한 새로운 오류 발견 평가 모델을 제시하였다. 그리고 제안된 평가 모델을 기존의 방법과 비교, 분석하여 타당성을 입증하였다.

• Nuclear Engineering and Technology
• /
• 제33권6호
• /
• pp.596-604
• /
• 2001

This paper quantitatively presents the effects of important factors of the probabilistic safety assessment (PSA) of safety-critical digital systems. The result which is quantified using fault tree analysis methodology shows that these factors remarkably affect the system safety. In this paper we list the factors which should be represented by the model for PSA. Based on the PSA experience, we select three important factors which are expected to dominate the system unavailability. They are the avoidance of common cause failure, the coverage of fault tolerant mechanisms and software failure probability. We Quantitatively demonstrate the effect of these three factors. The broader usage of digital equipment in nuclear power plants gives rise to the safety problems. Even though conventional PSA methods are immature for applying to microprocessor-based digital systems, practical needs force us to apply it because the result of PSA plays an important role in proving the safety of a designed system. We expect the analysis result to provide valuable feedback to the designers of digital safety- critical systems.

• 정보학연구
• /
• 제10권2호
• /
• pp.47-64
• /
• 2007

Finite failure NHPP models presented in the literature exhibit either constant, monotonic increasing or monotonic decreasing failure occurrence rates per fault. Accurate predictions of software release times, and estimation of the reliability and availability of a software product require quantification of a critical element of the software testing process : test coverage. This model called enhanced non-homogeneous poission process(ENHPP). In this paper, exponential coverage and S-coverage model was reviewed, proposes the exponentiated exponential coverage reliability model, which maked out efficiency substituted for gamma and Weibull model(2 parameter shape illustrated by Gupta and Kundu(2001). In this analysis of software failure data, algorithm to estimate the parameters used to maximum likelihood estimator and bisection method, model selection based on SSE statistics for the sake of efficient model, was employed.

• 대한전자공학회논문지SD
• /
• 제46권9호
• /
• pp.14-24
• /
• 2009

System on panel 프레임 버퍼를 위한 메모리 셀 어레이와 주변회로가 설계되었다. 또한, system on panel 공정의 낮은 yield를 극복하기 위해, 블럭 단위의 parallel test 방안이 제안되었다. 기존의 메모리 테스트 보다 빠르게 fault detection이 가능하며, 다양한 embedded memory나 일반 SRAM 테스트 분야에도 적용 가능하다. 또한 기존의 다양한 test vector pattern이 그대로 적용될 수 있어 fault coverage가 높고, 최근의 추세인 hierarchical bit line과 divided word line 구조에도 적용될 수 있다.

• 한국정보처리학회논문지
• /
• 제5권9호
• /
• pp.2378-2387
• /
• 1998

본 논문에서는 VLSI 회로의 내장 자체 테스트(Built-In Self-Test)를 위한 효율적인 공간 응답 압축기의 설계 방식을 제안한다. 제안하는 공간 압축기의 설계 방식은 테스트 대상 회로의 구조와는 독립적으로 적용할 수 있다. 기존의 공간 응답 압축기는 하드웨어 오버헤드(hardware overheads)가 크고, 고장 응답을 비고장 응답으로 변환시키는 에일리어싱(aliasing)에 의해 고장 검출률(fault coverage)을 감소시켰으나, 제안하는 방식에 의해 설계된 공간 응답 압축기는 기존의 방법에 비해 하드웨어 오버헤드가 작고, 고장 검출률을 감소시키지 않는다. 또한, 제안하는 방식은 일반적인 N-입력 논리 게이트로 확장이 가능하여 테스트 대상 회로의 출력 시퀸스에 따른 가장 효율적인 공간 응답 압축기를 설계할 수 있다. 제안한 설계 방식은 SUN SPARC Workstation 상에서 C 언어를 사용하여 구현하며, ISCAS'85 벤치마크 회로를 대상으로 선형 피드백 시프트 레지스터(Linear Feedback Shift Registers)에 의해 생성된 의사 랜덤(pseudo random)패턴을 입력원으로 사용하여 시뮬레이션을 수행하므로써 그 타당성과 효율성을 입증한다.

• 한국정보처리학회논문지
• /
• 제7권10호
• /
• pp.3226-3235
• /
• 2000

반도체 집적 회로가 점점 복잡해지고 고속화되면서 반도체 집적 회로의 동작에 대한 검사 뿐 아니라, 회로가 원하는 시간 내에 동작함을 보장하는 지연 고장 검사의 중요성이 점점 커지고 있다. 본 논문에서는 경로 지연 고장에 대한 효율적인 테스트 입력 생성을 위하여 새로운 부분 확장 주사 방법을 제안한다. 본 논문에서는 유추와 할당을 적용한 테스트 입력 자동 생성기를 기반으로 하여 새로운 부분 주사 방법을 구현하였다. 우선적으로 표준 주사환경에서 테스트 입력을 생성한 후에 테스트 입력이 제대로 생성되지 않은 주사 사슬에 대하여 테스트 입력 생성기를 수행하는 동안의 정보를 이용하여 확장 주사 플립플롭이 적용될 플립플롭을 결정하였다. 확장 주사 플립플롭을 결정하는 기준으로서는 고장 검출율과 하드웨어 오버헤드를 사용하였다. 순차 회로인 ISCAS 89 벤치 마크 회로를 이용하여 실험을 수행하였으며, 실험을 통하여 표준 주사와 확장 주사 환경, 부분 확장 주사 환경에서 고장 검출율을 비교, 확인하였다. 그리고 새로운 알고리즘이 적용된 부분 확장 주사 방법에서 높은 고장 검출율을 확인함으로써 효율성을 입증하였다.