• Nuclear Engineering and Technology
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• 제41권1호
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• pp.91-98
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• 2009

The "3+3 Process" for safety critical software for nuclear power plants' I&C (Instrumentation and Control system) has been developed in this work. The main idea of the "3+3 Process" is both to simplify the software development and safety analysis in three steps to fulfill the requirements of a software safety plan [1]. The "3-Step" software development process consists of formal modeling and simulation, automated code generation and coverage analysis between the model and the generated source codes. The "3-Step" safety analysis consists of HAZOP (hazard and operability analysis), FTA (fault tree analysis), and DV (design validation). Put together, these steps are called the "3+3 Process". This scheme of development and safety analysis minimizes the V&V work while increasing the safety and reliability of the software product. For assessment of this process, validation has been done through prototyping of the SDS (safety shut-down system) #1 for PHWR (Pressurized Heavy Water Reactor).

• 전자공학회논문지 IE
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• 제45권3호
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• pp.5-12
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• 2008

디지털 논리회로의 테스트 데이터와 전력소비를 단축시킬 수 있는 효율적인 테스트 방법을 제안한다. 제안 하는 테스트 방법은 테스트장비내의 테스트 데이터 저장 공간을 줄이는 하이브리드 run-length 인코딩 벙법에 기초하고, 수정된 Bus-invert 코딩 방법과 스캔 셀 설계를 제안하여, 스캔 동작시의 개선된 전력 단축효과를 가져온다. ISCAS'89 벤치마크 회로의 실험결과 고장 검출율의 저하 없이 평균 전력은 96.7%, 피크전력은 84%의 단축을 보이며 테스트 데이터는 기존 방법보다 78.2%의 압축을 갖는다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제16권6호
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• pp.832-841
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• 2016

The voltage-frequency island (VFI) design paradigm has strong potential for achieving high energy efficiency in communication centric manycore system-on-chip (SoC) design called network-on-chip (NoC). However, because of the diminished scaling of wire-dimension and supply voltage as well as threshold voltage in modern CMOS technology, the vulnerability to link failure in VFI NoC is becoming a crucial challenge. In this paper, we propose an energy-optimized topology generation technique for VFI NoC to cope with permanent link failures. Based on the energy consumption model, we exploit the on-chip communication traffic patterns and characteristics of link failures in the early design stage to accommodate diverse applications and architectures. Experimental results using a number of multimedia application benchmarks show the effectiveness of the proposed three-step custom topology generation method in terms of energy consumption and latency without any degradation in the fault coverage metric.

• 한국통신학회논문지
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• 제18권9호
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• pp.1395-1403
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• 1993

프로토콜의 적합성시험은 컴퓨터 통신에서 상호운용성과 비용의 효율성을 높이기 위해서 매우 중요하다. 적합성 시험은 구현된 내용이 프로토콜 규격에 적합하게 구현되었는지를 검사하는 것으로, 그것의 효율성과 오류검출능력은 시험 항목의 생성방법에 의해서 결정된다. 프로토콜이 유한상태기계로 표현될때 한상태에 여러개의 UIO(Unique Input Output)순서들이 존재할 수 있으므로 이들중 가장 적합한 순서를 선정함으로서 시험 길이를 최소화 할 수 있다. 따라서 본 논문은 시험 길이를 최소화하기 위해서 여러개의 UIO순서들간에 존재하는 최대중복성을 찾기 위한 알고리즘을 깊이트리를 이용하여 구성하였고, 이 알고리즘을 이용하여 최소길이의 시험 순서를 생성하는 예를 보여주었다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제11권1호
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• pp.396-413
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• 2017

Dynamically checking the integrity of software at run-time is always a hot and difficult spot for trusted computing. Control-flow integrity is a basic and important safety property of software integrity. Many classic and emerging security attacks who introduce illegal control-flow to applications can cause unpredictable behaviors of computer-based systems. In this paper, we present a software-based approach to checking violation of control flow integrity at run-time. This paper proposes a high-performance and low-overhead software control flow checking solution, control flow checking at virtual edges (CFCVE). CFCVE assigns a unique signature to each basic block and then inserts a virtual vertex into each edge at compile time. This together with insertion of signature updating instructions and checking instructions into corresponding vertexes and virtual vertexes. Control flow faults can be detected by comparing the run-time signature with the saved one at compile time. Our experimental results show that CFCVE incurs only 10.61% performance overhead on average for several C benchmark programs and the average undetected error rate is only 9.29%. Compared with previous techniques, CFCVE has the characteristics of both high fault coverage and low memory and performance overhead.

• 한국정보처리학회논문지
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• 제5권6호
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• pp.1633-1638
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• 1998

ASICDP 내장된 다중 RAM Module의 테스트를 위하여 BIST(Built-In Self Test)기법을 이용한 내장형 다중 RAM Module용 범용 BIST 생성기를 설계하였다. 본 논문에서 제안한 범용 BIST 생성기는 주어진 Embedded RAM 모듈의 사양과 적용되는 테스트 알고리듬에 따라 이에 부합되는 BIST 회로를 VHDL 코드로 자동 생성하는 설계 자동화 도구로서, 각 모듈 단위로 설계되어 회로의 추가 개발 및 재사용이 가능하다. 뿐만 아니라, Serial Interfacing 기법을 사용하여 부가적인 핀 수를 줄였으며, BIST 회로 공유 기법의 도입으로다중 RAM 테스트 시 다양한 사양의 RAM 테스트에 적용이 쉽도록 설계하였다.

• 전자공학회논문지C
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• 제35C권9호
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• pp.29-37
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• 1998

가중 무작위 패턴 테스트에서 적은 수의 가중 무작위 패턴을 사용하여 높은 고장 검출율을 달성하기 위해서는 최적화된 가중치 집합들을 찾아내야만 한다. 따라서 최적화된 가중치 집합을 찾아내려는 많은 연구가 행해져 왔다. 이 논문에서 결정론적인 테스트 패턴에 대한 샘플링 확률을 기반으로 하여 최적화된 가중치 집합을 효율적으로 찾는 새로운 가중치 집합 최적화 알고리듬을 제한한다. 아울러 시뮬레이션을 통해 적당한 최대해밍거리를 구하는 방법도 소개된다. ISCAS 85 벤치마크 회로에 대한 실험결과는 새로운 가중치 집합 최적화 알고리듬과 적절한 최대 해밍거리를 구하는 방법의 효율성을 뒷받침해 준다.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.30-37
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• 2006

본 논문은 테스트 수행 중 발생하는 전력 소모를 줄이기 위한 변경된 스캔 셀 구조를 제안하고 있다. 이는 스캔 이동 중에 조합 회로 부분에서 발생하는 천이를 억제할 뿐 아니라 동시에 스캔 체인 내에서 발생하는 천이도 감소시킨다. 뿐만 아니라 캡쳐 싸이클에서 발생하는 천이 또한 제한시킨다. 제안하는 방식은 test-per-scan BIST 구조에 적합하고 싱글 스캔 구조 뿐 아니라 멀티 스캔 구조에도 적응 가능하다. 실험 결과는 제안하는 방법이 기존의 방법들과 비슷한 수준의 고장 검출율을 가지면서 보다 적은 전력을 소모한다는 것을 보여준다.

• 대한전자공학회논문지SD
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• 제42권10호
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• pp.47-54
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• 2005

본 논문에서는 불완전명세(incompletely-specified)를 가진 상태전이그래프(state transition graph: STG)상에서 리던던트 고장(redundant faults)수를 줄여 테스트를 용이하게 하기 위한 새로운 동기 순차회로의 합성방법을 제안한다. 이 STG 합성법에는 1) 구별전이(distinguishable transition)을 이용하여 무정의상태(undefined states)와 불완전명세된 입력전이를 추가하고, 2) 가능한 한 강연결(strongly-connected)이 되도록 하는 방법을 사용한다. 제안된 방법을 이용하여 MCNC 벤치마크 회로에 대해 실험한 결과, 대부분의 회로에 대해 무해 고장의 수가 현격히 줄어들어 높은 고장검출을 얻었다.

• 대한전자공학회논문지SD
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• 제39권11호
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• pp.44-52
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• 2002

반도체 기술의 발달로 인하여 메모리가 고집적화 됨에 따라 테스트의 복잡도와 시간도 같이 늘어나게 되었다. 실제로 널리 쓰이는 메모리 테스트 방법인 March 알고리듬은 DRAM에서 발생되는 고장을 검출하기 위해 고안된 것이다. 그러나 DRAM의 집적도가 증가함으로 반드시 고려해야 하는 이웃 패턴 감응 고장을 기존의 March 알고리듬으로는 테스트할 수 없고 DRAM의 이웃 패턴 감응 고장을 테스트하기 위한 기존 알고리듬들은 메모리 셀의 개수를 n이라고 할 때 $O(N^2)$의 복잡도를 갖기 때문에 테스트 시간을 많이 소요하게 된다. 본 논문에서는 메모리 테스트에 많이 쓰이는 March 알고리듬을 확장하여 메모리의 이웃 패턴 감응 고장 검출율을 효과적으로 높일 수 있는 알고리듬을 제안하였다.