• ETRI Journal
• /
• 제32권1호
• /
• pp.1-10
• /
• 2010

In this paper, we present a fast Fourier transform (FFT) processor with four parallel data paths for multiband orthogonal frequency-division multiplexing ultra-wideband systems. The proposed 128-point FFT processor employs both a modified radix-$2^4$ algorithm and a radix-$2^3$ algorithm to significantly reduce the numbers of complex constant multipliers and complex booth multipliers. It also employs substructure-sharing multiplication units instead of constant multipliers to efficiently conduct multiplication operations with only addition and shift operations. The proposed FFT processor is implemented and tested using 0.18 ${\mu}m$ CMOS technology with a supply voltage of 1.8 V. The hardware- efficient 128-point FFT processor with four data streams can support a data processing rate of up to 1 Gsample/s while consuming 112 mW. The implementation results show that the proposed 128-point mixed-radix FFT architecture significantly reduces the hardware cost and power consumption in comparison to existing 128-point FFT architectures.

• 한국항행학회논문지
• /
• 제22권5호
• /
• pp.429-435
• /
• 2018

레이다 시스템의 경우, 타겟의 거리와 속도를 추출하기 위해 FFT (fast Fourier transform) 연산이 필수적으로 요구되며, 실시간 구현을 위해 고속으로 동작하는 FFT 프로세서의 설계가 필요하다. 고속 FFT 프로세서를 위한 하드웨어 구조로 완전 셔플 네트워크 (perfect shuffle network) 구조가 적합하며, 특히 초고속 연산을 위해 radix-4 기반의 이중 완전 셔플 네트워크 (twice perfect shuffle network) 구조가 가장 적절하고 볼 수 있다. 더불어, 다양한 속도 해상도를 요구하는 레이다 응용을 고려할 때, FFT 프로세서는 가변길이 FFT 연산을 지원할 필요가 있다. 이에 본 논문에서는 8~1024 포인트의 가변 길이 연산을 지원하는 이중 완전 셔플 네트워크 기반의 FFT 알고리즘을 제안하였으며, 이의 하드웨어 구조 설계 및 구현 결과를 제시한다. 제안된 FFT 프로세서는 HDL (hardware description language)을 활용하여 RTL (register transfer level) 설계가 수행되었으며, $0.65{\mu}m$ CMOS 공정을 활용하여 논리 합성한 결과, 총 3,293K개의 논리 게이트로 구현 가능함을 확인 할 수 있었다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제17권1호
• /
• pp.101-109
• /
• 2017

This paper presents a high-throughput low-complexity 512-point eight-parallel mixed-radix multipath delay feedback (MDF) fast Fourier transform (FFT) processor architecture for orthogonal frequency division multiplexing (OFDM) applications. To decrease the number of twiddle factor (TF) multiplications, a mixed-radix $2^4/2^3$ FFT algorithm is adopted. Moreover, a dual-path shared canonical signed digit (CSD) complex constant multiplier using a multi-layer scheme is proposed for reducing the hardware complexity of the TF multiplication. The proposed FFT processor is implemented using TSMC 90-nm CMOS technology. The synthesis results demonstrate that the proposed FFT processor can lead to a 16% reduction in hardware complexity and higher throughput compared to conventional architectures.

• 전기전자학회논문지
• /
• 제25권4호
• /
• pp.697-702
• /
• 2021

고속 푸리에 변환(Fast Fourier Transform, FFT)은 다양한 응용처에서 널리 사용되는 주요 신호처리 블록이다. 일반적으로 1024 포인트 이상의 긴 FFT 처리의 경우 높은 SQNR(Signal-to-Quantization Ratio)를 유지하면서도 낮은 하드웨어 복잡도의 구현이 매우 중요하다. 본 논문에서는 낮은 복잡도의 FFT 알고리즘과 간단한 동적스케일링 기법을 제시한다. 이를 통해 2048 포인트 FFT연산에 대해서 널리 알려진 radix-2 알고리즘에 비해 곱셉기의 수를 절반으로 줄일 수 있으며, 또한 twiddle factor를 저장하기 위해 필요한 테이블의 크기를 radix-2 및 radix-2² 알고리즘에 비해 각각 35% 및 53%로 축소할 수 있다. 그리고 내부 데이터의 폭을 점진적으로 늘리지 않고서도 55dB 이상의 높은 SQNR을 달성하는 것을 확인하였다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2010년도 추계학술대회
• /
• pp.88-91
• /
• 2010

본 논문에서는 의료 서비스를 위한 뇌전기파(EEG : electroencephalogram) 신호 분석용 FFT(Fast Fourier Transform) 프로세서를 구현하였다. 실시간으로 발생하는 긴 신호를 short-time FFT 처리하기 위해 Hamming 창 함수를 사용하였으며, 이로 인해 감소되는 양끝의 값은 1/2 오버랩 시켜주어 보완하였다. 0~100[Hz] 사이의 주파수 특성을 가지는 뇌전기파의 효율적인 대역 분석을 위해 256-point FFT 프로세서를 radix-4 알고리듬을 적용하여 구현하였고, 단일 메모리 뱅크 구조를 사용하여 집적도를 높였다. 설계된 FFT 프로세서는 연산오차가 3% 이내로 높은 연산 정밀도를 갖는다.

• 한국정보통신학회논문지
• /
• 제14권11호
• /
• pp.2548-2554
• /
• 2010

본 논문에서는 의료 서비스를 위한 뇌전기파(EEG: electroencephalogram) 신호 분석용 FFT(Fast Fourier Transform) 프로세서를 구현하였다. 실시간으로 발생하는 EEG 신호를 블록으로 나누어 short-time FFT 처리하기 위해 Hamming 창 함수를 사용하였으며, 이로 인해 감소되는 양끝의 값은 1/2 오버랩 시켜 보완하였다. 0~100 [Hz] 사이의 주파수 특성을 갖는 뇌전기파의 효율적인 대역 분석을 위해 256-point FFF 프로세서를 radix-4 알고리듬을 적용하여 구현하였으며, 단일 메모리 뱅크 구조를 사용하여 집적도를 높였다. 설계된 FFT 프로세서는 FPGA 구현을 통해 가능을 검증하였으며, 연산오차가 2% 이내로 높은 연산 정밀도를 갖는다.

• 한국전자통신학회논문지
• /
• 제3권2호
• /
• pp.86-92
• /
• 2008

고속 데이터 전송이 가능한 장점 때문에 OFDM 통신 방식은 4세대 통신 방식으로 주목 받고 있다. OFDM은 이러한 고속 무선 데이터 통신을 구현하기 위해서는 고성능의 FFT(Fast-Fourier-Transform) / IFFT(Inversion FFT) 프로세서를 필요로 한다. 현재 OFDM은 DSP(Digital Signal Processor)로 구현되고 있지만 많은 전력 소모의 단점을 가지고 있다. 이러한 단점을 보완하기 위해 Current-mode FFT LSI가 제안되었다. 본 논문에서는 저전력 OFDM용 IVC(Current to Voltage Converter)를 설계한다. 시뮬레이션 결과 설계된 IVC는 FFT Block의 출력이 $7.35{\mu}A$ 이상일 때 3V 이상의 전압을 출력하고, FFT Block의 출력이 $0.97{\mu}A$ 이하일 때 0.5V 이하의 전압을 출력하였다. 설계된 IVC로 저전력 Current-mode FFT LSI의 동작이 가능하게 되며, 전류모드신호처리는 차세대 무선 통신 시스템의 발전에 기여할 것이다.

• 대한전자공학회논문지TC
• /
• 제44권11호
• /
• pp.11-18
• /
• 2007

FFT(Fast Fourier Transform) 프로세서는 WiBro, DAB, UWB와 같은 OFDM 시스템의 구현에 있어 중요한 블록 중 하나이다. 현재, FFT 프로세서의 구현에 관한 연구는 계속 이루어지고 있으며 대부분의 연구들은 곱셈기의 수나 면적감소, 메모리 사이즈 감소, 제어회로를 감소시키는 것에 초점을 두어 진행되고 있다. 본 논문에서는 IFFT(Inverse Fast Fourier Transform)에서 요구되는 메모리를 감소시키기 위하여 mapping 방법을 토대로 한 새로운 IFFT 설계방법을 제안한다. WiBro를 위한 1024포인트 IFFT를 설계하기 위해 $Radix-2^4$ SDF(Single-Path Delay Feedback) 구조를 사용하여 시뮬레이션하였으며 제안된 IFFT 설계방법으로 구현했을 시 기존의 방법으로 설계했을 때와 비교하여 메모리가 차지하는 면적에서 60%이상의 감소와 입력비트별로 다양한 SQNR(Signal-to-Quantization-Noise Ratio) 이득을 보였다.

• 센서학회지
• /
• 제32권4호
• /
• pp.246-251
• /
• 2023

Internet of Things (IoT) systems process signals from various sensors using signal processing algorithms suitable for the signal characteristics. To analyze complex signals, these systems usually use signal processing algorithms in the frequency domain, such as fast Fourier transform (FFT), filtering, and short-time Fourier transform (STFT). In this study, we propose a multi-mode sensor signal processor (SSP) accelerator with an FFT-based hardware design. The FFT processor in the proposed SSP is designed with a radix-2 single-path delay feedback (R2SDF) pipeline architecture for high-speed operation. Moreover, based on this FFT processor, the proposed SSP can perform filtering and STFT operation. The proposed SSP is implemented on a field-programmable gate array (FPGA). By sharing the FFT processor for each algorithm, the required hardware resources are significantly reduced. The proposed SSP is implemented and verified on Xilinxh's Zynq Ultrascale+ MPSoC ZCU104 with 53,591 look-up tables (LUTs), 71,451 flip-flops (FFs), and 44 digital signal processors (DSPs). The FFT, filtering, and STFT algorithm implementations on the proposed SSP achieve 185x average acceleration.

• 전자공학회논문지
• /
• 제54권7호
• /
• pp.29-35
• /
• 2017

본 논문에서는 고속 데이터 전송을 위해 orthogonal frequency division multiplexing (OFDM) 시스템에 적용 가능한 고속 fast Fourier transform (FFT) 프로세서를 제안하였다. 제안하는 FFT 프로제서는 높은 처리율을 만족하기 위해 mixed-radix 알고리즘과 8개의 병렬 경로를 가지는 multipath delay commutator (MDC) 파이프라인 구조를 채택하였다. 하드웨어 복잡도를 줄이기 위해서 새로운 스케줄링 기법들을 적용하여 twiddle factor 연산을 위한 read-only memories (ROM)의 크기를 줄이는 구조와 복소 상수 곱셈기의 수를 줄이는 구조를 제안한다. 제안하는 구조는 지연 소자와 연산 사이클의 증가 없이 하드웨어 복잡도를 줄일 수 있다. 또한, IEEE 802.11 ac/ad와 같은 고속 OFDM 시스템을 위해 64/128/256/512-포인트 FFT 연산이 가능하다. 제안하는 FFT 프로세서는 Verilog-HDL로 모델링하여 Samsung 65nm 공정 라이브러리로 합성하여 0.36mm2의 면적과 330MHz의 동작 주파수에서 2.64 GSample/s를 보이고 있다.