Journal of the Institute of Electronics Engineers of Korea TC (대한전자공학회논문지TC)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

Efficient IFFT Design Using Mapping Method

Mapping 기법을 이용한 효율적인 IFFT 설계

  • Jang, In-Gul (Div. of Electronic & Information Engineering Chonbuk University) ;
  • Kim, Yong-Eun (Div. of Electronic & Information Engineering Chonbuk University) ;
  • Chung, Jin-Gyun (Div. of Electronic & Information Engineering Chonbuk University)
  • 장인걸 (전북대학교 전자정보공학부) ;
  • 김용은 (전북대학교 전자정보공학부) ;
  • 정진균 (전북대학교 전자정보공학부)
  • Published : 2007.11.25
Download PDF
⟨ Previous Next ⟩

Abstract

FFT(Fast Fourier Transform) processor is one of the key components in the implementation of OFDM systems such as WiBro, DAB and UWB systems. Most of the researches on the implementation of FFT processors have focused on reducing the complexities of multipliers, memory and control circuits. In this paper, to reduce the memory size required for IFFT(Inverse Fast Fourier Transform), we propose a new IFFT design method based on a mapping method. By simulations, it is shown that the reposed IFFT design method achieves more than 60% area reduction and much SQNR(Signal-to-Quantization-Noise Ratio) gain compared with previous IFFT circuits.

FFT(Fast Fourier Transform) 프로세서는 WiBro, DAB, UWB와 같은 OFDM 시스템의 구현에 있어 중요한 블록 중 하나이다. 현재, FFT 프로세서의 구현에 관한 연구는 계속 이루어지고 있으며 대부분의 연구들은 곱셈기의 수나 면적감소, 메모리 사이즈 감소, 제어회로를 감소시키는 것에 초점을 두어 진행되고 있다. 본 논문에서는 IFFT(Inverse Fast Fourier Transform)에서 요구되는 메모리를 감소시키기 위하여 mapping 방법을 토대로 한 새로운 IFFT 설계방법을 제안한다. WiBro를 위한 1024포인트 IFFT를 설계하기 위해 $Radix-2^4$ SDF(Single-Path Delay Feedback) 구조를 사용하여 시뮬레이션하였으며 제안된 IFFT 설계방법으로 구현했을 시 기존의 방법으로 설계했을 때와 비교하여 메모리가 차지하는 면적에서 60%이상의 감소와 입력비트별로 다양한 SQNR(Signal-to-Quantization-Noise Ratio) 이득을 보였다.

Keywords

References

  1. TTAS.KO-06.0064R1, 2.3GHz 휴대인터넷 표준(물리계층), 한국정보통신기술협회, Dec. 2004
  2. John A. C. Bingham, 'Multicarrier Modulation for Data Trans- mission: An Idea Whose Time Has Come,' IEEE Commun. Mag., Vol.28, no.5, pp 5-14, May 1990 https://doi.org/10.1109/35.54342
  3. E. H. Wold, A. M. Despain, 'Pipeline and Parallel Pipeline FFT Processors for VLSI Implementation,' IEEE Trans. Comput., C-33(5), pp.414-426, May 1984 https://doi.org/10.1109/TC.1984.1676458
  4. J. Melander, 'Design of SIC FFT Architectures, Linkoping Studies in Science and Technology,' Thesis No. 618, LinKoping University, Sweden, 1997
  5. Thoms Lenart and Viktor Owall, 'A Pipelined FFT Processor using Data Scaling with Reduced Memory Requirements', In Proc. NORCHIP, 2002
  6. S. Yu and E. E. Swartzlander, Jr., 'A pipelined architecture for the multidimensional DFT,' IEEE Transactions on Signal Processing, vol. 49, pp. 2096-2102, 2001 https://doi.org/10.1109/78.942637
  7. El-Khashab, A. M., Swartzlander, E. E., Jr. 'A modular pipelined implementation of large fast Fourier transforms,' IEEE Transactions on Signals, Systems and Computers, vol. 2, pp. 995-999, 2002
  8. S. He and M. Torkelson, 'Designing pipeline FFT processor for OFDM (de)Modulatioin,' in Proc. IEEE URSI Int. Symp. Signals, Syst., Electron., pp. 257-262, 1998
  9. J. Y. Oh and M. S. Lim, 'New radix-2 to the 4th power pipeline FFT processor,' IEICE Trans. Electron., vol.E88-C, no. 8, pp.1740-1746, Aug. 2005 https://doi.org/10.1093/ietele/e88-c.8.1740