• 대한임베디드공학회논문지
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• 제15권6호
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• pp.269-279
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• 2020

This paper presents the design and implementation of embedded systems and autonomous path generation for autonomous speed sprayer. Autonomous Orchard Systems can be divided into embedded controller and path generation module. Embedded controller receives analog sensor data, on/off switch data and control linear actuator, break, clutch and steering module. In path generation part, we get 3D cloud point using Velodyne VLP16 LIDAR sensor and process the point cloud to generate maps, do localization, generate driving path. Then, it finally generates velocity and rotation angle in real time, and sends the data to embedded controller. Embedded controller controls steering wheel based on the received data. The developed autonomous speed sprayer is verified in test-bed with apple tree-shaped artworks.

• 대한전자공학회논문지SD
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• 제43권7호
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• pp.38-49
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• 2006

본 논문에서는 SoC를 검증 및 테스트하기 위한 새로운 개념의 칩을 제안하고 이를 SwToC(System with Test on a Chip)라 명명한다. SwToC는 SoC의 임베디드 프로세서에 재구성 가능한 로직을 추가하여 칩의 물리적인 결함을 테스트할 수 있을 뿐만 아니라 기존의 기법으로는 수행이 어려웠던 테스트 단계에서의 디자인 검증이 가능하도록 한 칩을 말한다. 제안한 개념의 칩은 고속 검증이 가능하며 테스트를 위해 많은 비용이 소모되는 ATE 가 불필요한 장점을 갖고 있다. 제안한 칩의 디자인 검증 및 테스트 기능을 평가하기 위하여 임베디드 프로세서가 내장된 상용 FPGA를 이용하여 SwToC를 구현하였으며, 구현 결과 제안한 칩의 실현 가능성을 확인하였고 적은 비용의 단말기를 통한 테스트가 가능함은 물론 기존의 검증기법에 비해 고속 검증이 가능함을 확인하였다.

• 정보처리학회논문지:소프트웨어 및 데이터공학
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• 제6권5호
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• pp.245-256
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• 2017

본 논문은 구조화된 체크리스트로부터 임베디드 시스템 테스팅을 위한 테스트 스크립트를 쉽게 생성할 수 있는 방법을 제안한다. 제안하는 방법은 체크리스트를 이벤트(Event), 컴포넌트(Component), 입력 명령어(Command) 사전을 기반으로 구성하고, 사전으로부터 계층적으로 테스트 스크립트를 생성한다. 계층 구조로 임베디드 시스템의 물리적 입력 계층이 상위 계층의 컴포넌트 및 이벤트 계층에서 추상화되어 복잡한 시스템 입력 정보를 사용하지 않고도 테스트 스크립트를 생성할 수 있다. 비슷한 종류의 입출력 정보를 가지는 임베디드 시스템을 테스트하기 위한 테스트 스크립트 생성은 재사용성이 높은 사전을 이용하여 매우 쉽게 할 수 있다. 제안하는 방법의 유용성은 실험을 통해 보인다.

• 정보학연구
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• 제8권4호
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• pp.91-102
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• 2005

In this paper, development of embedded system based on Windows CE 5.0 which released recently is studied. Embedded softwares for the target board using S3C2410A SOC based on ARM920T core are composed of (1) BSP(Board Support Package) contains an OAL(OEM Adaptation Layer) which includes a boot loader for initializing and customizing target hardware, device drivers, and a corresponding set of configuration files (2) Windows CE 5.0 kernel (3) SDK and MP3 test application. Particularly, PB(Platform Builder) provides the efficient functions to build, test and debug the BSP and CE kernel. It is looked forward to being widely spread that Windows CE 5.0 will be utilized at smart devices such as PMP, CNS and DMB phone which inevitably require a display device.

• 한국콘크리트학회:학술대회논문집
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• 한국콘크리트학회 2006년도 춘계학술발표회 논문집(I)
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• pp.306-309
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• 2006

The fully embedded composite truss beam is developed based on composite member, truss system before composite and beam system after composite. The proper design concept and method of the fully embedded composite truss beam are discussed. A bending test on the fully embedded composite truss beam with span length 25.0m is carried out to investigate the flexural behavior and ultimate strength of the developed structure up to failure. A good agreement between the measured and predicted results are observed.

• 한국콘크리트학회:학술대회논문집
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• 한국콘크리트학회 2009년도 춘계 학술대회 제21권1호
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• pp.97-98
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• 2009

본 연구에서는 비균열 콘크리트에 설치되는 후설치 앵커의 인장 및 전단 시험 방법을 제안하였으며 검증실험을 수행함으로써 앵커의 설계강도를 결정하기 위한 시험방법을 정립하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제12권3호
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• pp.293-296
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• 2012

SOC test methodology in ultra deep submicron (UDSM) technology with reasonable test time and cost has begun to satisfy high quality and reliability of the product. A novel hierarchical test architecture using IEEE standard 1149.1, 1149.7 and 1500 compliant facilities is proposed for the purpose of supporting flexible test environment to ensure SOC test methodology. Each embedded core in a system-on- a-chip (SOC) is controlled by test access ports (TAP) and TAP controller of IEEE standard 1149.1 as well as tested using IEEE standard 1500. An SOC device including TAPed cores is hierarchically organized by IEEE standard 1149.7 in wafer and chip level. As a result, it is possible to select/deselect all cores embedded in an SOC flexibly and reduce test cost dramatically using star scan topology.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권3호
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• pp.397-403
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• 2015

This paper presents a new SOC test compression scheme in Embedded Deterministic Test (EDT) compression environment. Compressed test data is brought over the TAM from the tester to the cores in SOC and decompressed in the cores. The proposed scheme allows cores tested at the same time to share some test channels. By sharing free variables in these channels across test cubes of different cores decompressed at the same time, high encoding efficiency is achieved. Moreover, no excess control data is required in this scheme. The ability to reuse excess free variables eliminates the need for high precision in matching the number of test channels with the number of care bits for every core. Experimental results obtained for some SOC designs illustrate effectiveness of the proposed test application scheme.

• 대한임베디드공학회논문지
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• 제12권2호
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• pp.89-96
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• 2017

We develop an embedded system to measure various sensor data, control multiple motors, and communicate with mobile devices for system managements. Choosing TI AM3359 microprocessor featuring high processing performance, low power consumption, and various I/O device support, we design and build the embedded system hardware so that it supports multiple global positioning system (GPS) and gyro sensor modules to measure precise position; multiple pulse width modulation (PWM) outputs to control multiple direct current (DC) motors; a Bluetooth module to communicate with mobile devices. Then, we port the boot loader and device drivers to the built circuit board and construct the firmware development environment for the application programming. The performance of the designed and implemented embedded system is demonstrated by real motor control test using GPS and gyro sensor data and control parameters configured by a mobile device.

• 대한전자공학회논문지SD
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• 제46권9호
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• pp.14-24
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• 2009

System on panel 프레임 버퍼를 위한 메모리 셀 어레이와 주변회로가 설계되었다. 또한, system on panel 공정의 낮은 yield를 극복하기 위해, 블럭 단위의 parallel test 방안이 제안되었다. 기존의 메모리 테스트 보다 빠르게 fault detection이 가능하며, 다양한 embedded memory나 일반 SRAM 테스트 분야에도 적용 가능하다. 또한 기존의 다양한 test vector pattern이 그대로 적용될 수 있어 fault coverage가 높고, 최근의 추세인 hierarchical bit line과 divided word line 구조에도 적용될 수 있다.