• 한국전자파학회논문지
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• 제15권12호
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• pp.1161-1167
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• 2004

기존의 PLL(phase locked loop)은 폐루프 구조이므로 주파수 스위칭 속도가 낮은 단점을 갖는다. 이를 개선하기 위해서 개루프 구조를 혼합한 Digital Hybrid PLL 구조를 연구하였다. 또한 이 구조는 빠른 주파수 스위칭 속도로 동작할 수 있지만, VCO의 전압대 주파수 전달특성을 ROM 형태로 구현하는 DLT(digital look-up table)이 사용되어야 하므로 회로소자가 많아지고 소비전력이 증가된다. 그러므로, 본 논문에서는 복잡한 DLT의 구조를 간단한 Digital logic 회로로 대체시킨 새로운 구조를 제안하였다. 또한 주파수 합성때마다 타이밍 동기화를 이루는 회로를 설계하여 합성기의 항상성을 확보하였으며 DLT를 사용하는 방식과 비교하여 회로소자를 약 $28\%$정도 줄일 수 있다. 고속 스위칭 동작 특성과 주파수 합성을 시뮬레이션과 실제 회로 구현으로 확인하였다.

• 한국정보통신학회논문지
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• 제17권7호
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• pp.1702-1708
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• 2013

OLED(Organic Light-Emitting Diode)는 LCD와 달리 자체발광 특성 때문에 흰색을 표현할 때에는 R,G,B 소자가 모두 발광하여야 하므로 전력소비가 상대적으로 커지게 되는 문제점이 있다. 본 논문은 OLED 패널을 사용한 기기의 저전력 디스플레이 방법 및 하드웨어 구현에 관한 것이다. 입력 이미지의 휘도 정보를 기반으로 하여 실시간으로 화소 별 휘도 변환 값을 생성하여 적응적 휘도 조절 방법과 색도 축소 알고리즘의 기본 개념을 사용하여 새로운 색상보정 알고리즘을 사용하여 OLED 패널의 저전력 디스플레이 방법을 제안한다. 기존의 방법과 비교함으로써 제안한 방법의 성능을 확인한 결과 최대 48.43%의 전류 감소를 확인하였다. 최종적으로 제안된 알고리즘은 Verilog HDL로 하드웨어를 구현하였으며, OpenCV와 Window 프로그램을 사용하여 소프트웨어적으로 알고리즘을 검증하였다.

• 한국정보통신학회논문지
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• 제18권10호
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• pp.2443-2450
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• 2014

깊이 영상을 이용한 동작 인식 시스템에서는 효율적인 알고리즘 적용을 위하여 깊이 영상을 3차원 점군 데이터로 구성되는 실제 공간으로 변환하여 알고리즘을 적용한 후 투영공간으로 변환하여 출력한다. 하지만 변환 과정 중 반올림 오차와 적용되는 알고리즘에 의한 데이터 손실이 발생하게 된다. 본 논문에서는 3차원 점군 데이터에서 깊이 영상으로의 변환 시 반올림 오차와 영상의 크기 변화에 따른 데이터 손실이 발생하지 않는 효율적인 방법과 이를 하드웨어로 구현 하는 방법을 제안 하였다. 최종적으로 제안된 알고리즘은 OpenCV와 Window 프로그램을 사용하여 소프트웨어적으로 알고리즘을 검증하였고, Kinect를 사용하여 실시간으로 성능을 테스트하였다. 또한, Verilog-HDL을 사용하여 하드웨어 시스템을 설계하고, Xilinx Zynq-7000 FPGA 보드에 탑재하여 검증하였다.

• 전기전자학회논문지
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• 제27권4호
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• pp.683-686
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• 2023

본 논문에서는 차량 전자 시스템에서 소프트 에러와 공통 고장에 대응하기 위해 두 개의 코어를 지연 동작시킨 후 그 결과를 비교하는 D-DCLS(Delayed Dual Core Lock-Step) 프로세서를 설계하였다. D-DCLS는 어느 코어에서 에러가 발생했는지 알 수 없기 때문에 각 코어를 에러가 발생하기 이전 시점으로 되돌려야 하는데 파이프라인 스테이지 상의 모든 중간 계산값을 되돌리기 위해서는 복잡한 하드웨어 수정이 필요하다. 본 논문에서는 이를 쉽게 구현하기 위해 분기 명령어가 실행될 때마다 모든 레지스터 값을 버퍼에 저장해 두었다가 에러가 발생하면 저장된 레지스터 값을 복구한 후 'BX LR' 명령어를 수행하여 해당 분기 시점으로 자동 복구하도록 하였다. 제안하는 D-DCLS 프로세서를 Verilog HDL로 설계하여 에러가 감지되었을 때 자동으로 복구한 후 정상 동작하는 것을 확인하였다.

• ETRI Journal
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• 제30권1호
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• pp.167-169
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• 2008

In this paper, we propose hardware architecture for a high-speed context-adaptive variable length coding (CAVLC) decoder in H.264. In the CAVLC decoder, the codeword length of the current decoding block is used to determine the next input bitstreams (valid bits). Since the computation of valid bits increases the total processing time of CAVLC, we propose two techniques to reduce processing time: one is to reduce the number of decoding steps by introducing a lookup table, and the other is to reduce cycles for calculating the valid bits. The proposed CAVLC decoder can decode $1920{\times}1088$ 30 fps video in real time at a 30.8 MHz clock.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.177-180
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• 2000

This paper proposes the optimized hardware architecture for a high performance image downscaler The proposed downscaler uses non-linear digital filters for horizontal and vertical scalings. In order to achieve the optimization, the filters are implemented with multiplexer-adder type scheme and all the filter coefficients are selected on the order of two's power. The performance of the scaler is also verified by comparing with a pixel drop downscaler. The proposed scaler is designed by using the VHDL and implemented by using the IDEC-C632 0.65$\mu\textrm{m}$ cell library.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.465-472
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• 2017

Security has become one of the most important requirements for various devices for multi-sensor based embedded systems. The AES (Advanced Encryption Standard) algorithm is widely used for security, however, it requires high computing power. In order to reduce the CPU power for the data encryption of images, we propose a new image encryption module using hardware memoization, which can reuse previously generated data. However, as image pixel data are slightly different each other, the reuse rate of the simple memoization system is low. Therefore, we further apply an approximate concept to the memoization system to have a higher reuse rate by sacrificing quality. With the novel technique, the throughput can be highly improved by 23.98% with 14.88% energy savings with image quality loss minimization.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2005년도 추계학술대회 학술발표 논문집 제15권 제2호
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• pp.413-416
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• 2005

본 본문에서는 여러 가지 카오스 방정식을 자율 이동 로봇에 내장할 수 있는 카오스 이동 로봇의 하드웨어를 구현하였다. 이 카오스 로봇은 로봇 주행이 다양한 곡면의 카오스 궤적을 가지고 주행 또는 탐색할 수 있도록 여러 종류의 카오스 회로 즉 Chua's 회로, Lorenz 회로, 하이퍼카오스 회로 등을 카오스 로봇에 내장하도록 설계되어 있도록 설계되어 있다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권1호
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• pp.60-67
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• 2015

This paper proposes an image-dependent color image enhancement method that uses adaptive luminance enhancement and color emphasis. It effectively enhances details of low-light regions while maintaining well-balanced luminance and color information. To compare the structure similarity and naturalness, we used the tone mapped image quality index (TMQI). The proposed method maintained better structure similarity in the enhanced image than did the space-variant luminance map (SVLM) method or the adaptive and integrated neighborhood dependent approach for nonlinear enhancement (AINDANE). The proposed method required the smallest computation time among the three algorithms. The proposed method can be easily implemented using the field-programmable gate array (FPGA), with low hardware resources and with better performance in terms of similarity.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1997년도 하계학술대회 논문집 B
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• pp.724-727
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• 1997

This paper describes a control method of tank level using Fuzzy Inference Technique. In General, to control tank level without a dangerous overflow and with a high accuracy is difficult because of high order time delay and nonlinearity. None the less, the hardware controller using 80586 Microprocessor with DT-2801 board in this paper was successfully implemented, through a series of simulations and experiments, the superiority of the proposed fuzzy controller ta a conventional PID one was investigated.