• 한국전기전자재료학회논문지
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• 제23권8호
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• pp.605-610
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• 2010

The devices based on electrically erasable programmable read-only memory (EEPROM) structure are proposed for the detection of external electric charges. A large size charge contact window (CCW) extended from the floating gate is employed to immobilize external charges, and a control gate with stacked metal-insulator-metal (MIM) capacitor is adapted for a standard single polysilicon CMOS process. When positive voltage is applied to the capacitor of CCW of an n-channel EEPROM, the drain current increases due to the negative shift of its threshold voltage. Also when a pre-charged external capacitor is directly connected to the floating gate metal of CCW, the positive charges of the external capacitor make the drain current increase for n-channel, whereas the negative charges cause it to decrease. For an p-channel, however, the opposite behaviors are observed by the external voltage and charges. With the attachment of external charges to the CCW of EEPROM inverter, the characteristic inverter voltage behavior shifts from the reference curve dependent on external charge polarity. Therefore, we have demonstrated that the EEPROM inverter is capable of detecting external immobilized charges on the floating gate. and these devices are applicable to sensing the pH's or biomolecular reactions.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.852-855
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• 2012

본 논문에서는 FN(Fowler-Nordheim) 터널링 방식에 의한 program 동작과 band-to-band 터널링 방식에 의한 erase 동작을 수행하는 EEPROM IP용 DC-DC converter를 설계하였다. 로직전압으로 $1.5V{\pm}10%$의 저전압을 사용하는 EEPROM IP용 DC-DC converter는 charge pump 회로의 pumping stage 수와 pumping capacitance를 줄이기 위해 입력 전압으로 VDD 대신 VRD(Read Voltage)을 전압을 사용하는 방식을 제안하였다. VRD($=3.1V{\pm}0.1V$)는 5V의 external supply voltage를 voltage regulator 회로를 이용하여 regulation된 전압이다. 설계된 DC-DC converter는 write 모드에서 VPP(=8V)와 VNN(=-8V)의 전압을 출력한다.

• ETRI Journal
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• 제30권3호
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• pp.347-354
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• 2008

In this paper, the design of a low-power 512-bit synchronous EEPROM for a passive UHF RFID tag chip is presented. We apply low-power schemes, such as dual power supply voltage (VDD=1.5 V and VDDP=2.5 V), clocked inverter sensing, voltage-up converter, I/O interface, and Dickson charge pump using Schottky diode. An EEPROM is fabricated with the 0.25 ${\mu}m$ EEPROM process. Power dissipation is 32.78 ${\mu}W$ in the read cycle and 78.05 ${\mu}W$ in the write cycle. The layout size is 449.3 ${\mu}m$ ${\times}$ 480.67 ${\mu}m$.

• 대한임베디드공학회논문지
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• 제11권4호
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• pp.201-208
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• 2016

Non-volatile counter is a counter that maintains the value without external power supply. It has been used for the applications related to warranty issues to count and record certain events such as power cycles, operating time, hard resets, and timeouts. It has been conventionally implemented with volatile memory-based counter and battery backup or non-volatile memory such as EEPROM. Both of them have a lifetime issue due to the limited lifetime of the battery and the endurance of the non-volatile memory cells, which incurs significant redundancy in design. In this paper, we introduce a hybrid architecture of volatile (SRAM) and non-volatile memory (EEPROM) cells to achieve required lifetime of the non-volatile counter with smaller cost. We conduct a design space exploration of the proposed hybrid architecture with the parameters of various kinds of non-volatile memories. The analysis result shows that the proposed hybrid non-volatile counter can extend the lifetime up to 6 times compared to the battery-backup volatile memory-based implementation.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 1998년도 춘계학술대회 논문집
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• pp.75-78
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• 1998

The SONOSFET Shows low operation voltage, high cell density, anti good endurance due to modified Fowler-Nordheim tunneling as memory charge injection method. In this paper, therefore, the NOR-type Flash EEPROM composed of SONOSFET, which has fast lead operation speed and Random Access characteristics, is proposed. An 8${\times}$8 bit NOR-type SONOSFET Flash EEPROM had been designed and its electrical characteristics were verified. Read/Write/Erase operations of it were verified with the spice parameters of SONOSFETs which had Oxide-Nitride-Oxide thickness of 65${\AA}$-165${\AA}$-35${\AA}$ and that of scaled down as 33${\AA}$-53${\AA}$-22${\AA}$, respectively. When the memory window of the scaled-down SONOSFET with 8V operation was similar to that of the SONOSFET with 13V operation, the Read operation delay times of the scaled-down SONOSFET were 25.4ns at erase state and 32.6ns at program state, respectively, and those of the SONOSFET were 23.5ns at erase state and 28.2ns at program state, respectively.

• 한국정보디스플레이학회:학술대회논문집
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• 한국정보디스플레이학회 2008년도 International Meeting on Information Display
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• pp.674-676
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• 2008

An electrostatic discharge (ESD) or a noise supplied from the outside has an effect on communication between the timing controller (TCON) and the memory element (EEPROM) through the interface between the timing controller and the memory element in liquid crystal displays (LCD). Therefore, we must apply ESD protection methods to LCD operating circuits for a normal operation. Our ESD protection circuit is to prevent from bi-directional communication errors between TCON and EEPROM due to an electrostatic discharge (ESD).

• JSTS:Journal of Semiconductor Technology and Science
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• 제2권3호
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• pp.157-163
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• 2002

A new flash EEPROM device with p^＋ poly-Si control gate and n^＋ poly-Si floating side gate was fabricated and characterized. The n^＋ poly-Si gate is formed on both sides of the p^＋ poly-Si gate, and controls the underneath channel conductivity depending on the number of electron in it. The cell was programmed by hot-carrier-injection at the drain extension, and erased by direct tunneling. The proposed EEPROM cell can be scaled down to 50 nm or less. Shown were measured programming and erasing characteristics. The channel resistance with the write operation was increased by at least 3 times.

• 한국멀티미디어학회논문지
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• 제10권5호
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• pp.604-611
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• 2007

자바카드는 스마트카드와 (U)SIM기술의 표준 기술로 받아들여지고 있으며, 그것은 하드웨어 독립성과 이를 통해 구현 가능한 어플리케이션의 사후발행기능으로 Native카드와 구별된다. 그러나 자바카드의 가장 큰 단점 중 하나는 하드웨어 자인의 제약과 자바 언어 자체에서 야기되는 늦은 실행 속도 문제이다. 본 논문에서는 카드 터미널 또는 SMS를 통한 어플리케이션 동적 다운로드시 속도를 개선하기 위해 논리주소를 물리주소로 바꾸는 Resolution작업에서 애플릿의 다운로드시 기존의 EEPROM 기반 심볼릭 참조를 EEPROM에 비해 약 100,000배 빠른 RAM에서의 직접참조가 가능한 자바카드 인스톨러를 설계 및 구현하였다. 실험을 통해 확인한 결과 제안된 Resolution_In_RAM기법이 적용된 자바카드 인스톨러를 통해 애플릿을 다운로드하면 EEPROM 기록 횟수가 37%, 다운로드 시간이 30% 이상 감소됨을 알 수 있었다.

• 전자공학회논문지D
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• 제36D권10호
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• pp.17-22
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• 1999

이 논문에서는 플래시 EEPROM 셀에서의 데이터 보존 특성을 개선하기 위해서 IPD(inter-poly-dielectrics) 층을 사용하는 새로운 제안에 관한 연구 결과들을 논의하였다. 이 연구를 위하여 약 10nm 두께의 게이트 산호막을 갖으며 또한 ONO 또는 ONON IPD 층을 갖는 적층형-게이트 플래시 EEPROM 셀들을 제작하였다. 측정 결과를 보면 ONO IPD 층을 갖는 소자들은 데이터 보존 특성이 심각하게 열화 되었으며, 그 특성의 활성화 에너지도 0.78 eV로 플래시 EEPROM 셀을 위하여 요구되는 최소 값(1.0 eV)보다 상당히 낮았다. 이는 구동 소자용 트랜지스터(peripheral MOSFET) 소자들의 게이트 산호막을 형성하기 위한 건열산화 공정 바로 직전에 실시하는 세정 공정 동안 IPD 층의 상층 산화막의 일부 또는 전부가 식각되었기 때문인 것으로 믿어진다. 반면에, ONON IPD 층을 갖는 소자들의 데이터 보존 특성은 상단히 (약 50% 이상) 개선되었으며 활성화 에너지도 1.1 eV인 것으로 나타났다. 이는 IPD 층에서 상층 산화막위에 있는 질화막이 그 세정 공정 동안 산화막이 식각되는 것을 방지해 주기 때문임에 틀림없다.

• 한국정보전자통신기술학회논문지
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• 제10권6호
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• pp.558-569
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• 2017

본 논문에서는 MCU 내장형 1.5V 단일전원 256Kb EEPROM IP는 배터리 응용을 위해 설계되었다. 기존의 body-potential 바이어싱 회로를 사용하는 cross-coupled VPP (Boosted Voltage) 전하펌프회로는 erase와 program 모드에서 빠져나올 때 5V cross-coupled PMOS 소자에 8.53V의 고전압이 걸리면서 junction breakdown이나 gate oxide breakdown에 의해 소자가 파괴될 수 있다. 그래서 본 논문에서는 cross-coupled 전하펌프회로의 출력 노드는 VDD로 프리차징시키는 동시에 펌핑 노드들을 각 펌핑 단의 입력전압으로 프리차징하므로 5V PMOS 소자에 5.5V 이상의 고전압이 걸리지 않도록 하므로 breakdown이 일어나는 것을 방지하였다. 한편 256Kb을 erase하거나 program하는 시간을 줄이기 위해 all erase, even program, odd program과 all program 모드를 지원하고 있다. 또한 cell disturb 테스트 시간을 줄이기 위해 cell disturb 테스트 모드를 이용하여 256Kb EEPROM 셀의 disturb를 한꺼번에 인가하므로 disturb 테스트 시간을 줄였다. 마지막으로 이 논문에서는 erase-verify-read 모드에서 40ns의 cycle 시간을 만족하기 위해 CG disable 시간이 빠른 CG 구동회로는 새롭게 제안되었다.