• Nuclear Engineering and Technology
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• 제54권7호
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• pp.2453-2466
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• 2022

Nuclear power plant operators in the main control room are exposed to stressful conditions in emergency situations as immediate and appropriate mitigations are required. While emergency operating procedures (EOPs) provide operators with the appropriate tasks and diagnostic guidelines, EOPs have static properties that make it difficult to reflect the dynamic changes of the plant. Due to this static nature, operator workloads increase because unrelated information must be screened out and numerous displays must be checked to obtain the plant status. Generally, excessive workloads should be reduced because they can lead to human errors that may adversely affect nuclear power plant safety. This paper presents a framework for an operator support system that can substitute the initial responses of the EOPs, or in other words the immediate actions and diagnostic procedures, in the early stages of an emergency. The system assists operators in emergency operations as follows: performing the monitoring tasks in parallel, identifying current risk and latent risk causality, diagnosing the accident, and displaying all information intuitively with a master logic diagram. The risk causalities are analyzed with a functional modeling methodology called multilevel flow modeling. This system is expected to reduce workloads and the time for performing initial emergency response procedures.

• 전자공학회논문지
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• 제52권5호
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• pp.58-65
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• 2015

본 논문에서는 신경 관련 인공 전자기기를 위한 신경 자극 집적회로를 $0.18-{\mu}m$ 표준 CMOS 반도체 공정을 이용하여 설계하였다. 제안 된 신경 자극 회로는 12.8-V 전원을 사용하면서 $10-k{\Omega}$의 부하에 최대 1 mA의 전류까지 전달이 가능하다. 표준 CMOS 공정 기술로 구현을 위해서 저전압 트랜지스터만을 이용하여 설계를 하였고, 고전압에서의 안정적인 동작을 위하여 트랜지스터 스태킹 기술을 적용하였다. 또한, 신경 자극 동작 후 전하 잔여량이 남아 있지 않도록 active charge balancing회로를 포함하였다. 제안 된 단일 채널 자극 집적회로의 경우 디지털-아날로그 변환기, 전류 출력 드라이버, 레벨 시프터, 디지털 제어 부분, 그리고 active charge balancing 회로까지 모두 포함하여 전체 칩 레이아웃 면적은 $0.13mm^2$을 차지하며, 다중 채널 방식의 신경 자극 기능의 체내 이식용 인공 전자기기 시스템에 적용을 하는데 적합하다.

• 한국정보통신학회논문지
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• 제16권7호
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• pp.1455-1462
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• 2012

본 논문에서는 BCD 공정 기반으로 PMIC용 고신뢰성 24비트 듀얼 포트(dual port) eFuse OTP 메모리를 설계하였다. 제안된 dynamic pseudo NMOS 로직회로를 이용한 프로그램 데이터 비교회로는 program-verify-read 모드에서 프로그램 데이터와 read 데이터를 비교하여 PFb(pass fail bar) 핀으로 비교 결과를 출력한다. 그래서 한 개의 PFb 핀만 테스트하므로 eFuse OTP 메모리가 정상적으로 프로그램 되었는지를 확인할 수 있다. 그리고 program-verify-read 모드를 이용하여 프로그램된 eFuse 저항의 변동을 고려한 가변 풀-업 부하(variable pull-up load)를 갖는 센싱 마진 테스트 회로를 설계하였다. Magnachip $0.35{\mu}m$ BCD 공정을 이용하여 설계된 24비트 eFuse OTP 메모리의 레이아웃 면적은 $289.9{\mu}m{\times}163.65{\mu}m$($=0.0475mm^2$)이다.

• 인터넷정보학회논문지
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• 제19권5호
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• pp.21-31
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• 2018

사이버 침해공격은 사이버 공간에서만 피해를 입히는 것이 아니라 전기 가스 수도 원자력 등 인프라 시설 전체를 공격할 수 있기에 국민의 생활전반에 엄청난 피해를 줄 수 있다. 또한, 사이버공간은 이미 제5의 전장으로 규정되어 있는 등 전략적 대응이 매우 중요하다. 최근의 사이버 공격은 대부분 악성코드를 통해 발생하고 있으며, 그 숫자는 일평균 160만개를 넘어서고 있기 때문에 대량의 악성코드에 대응하기 위한 자동화된 분석기술은 매우 중요한 의미를 가지고 있다. 이에 자동으로 분석 가능한 기술이 다양하게 연구되어 왔으나 기존 악성코드 정적 분석기술은 악성코드 암호화와 난독화, 패킹 등에 대응하는데 어려움이 있고 동적 분석기술은 동적 분석의 성능요건 뿐 아니라 logic bomb 등을 포함한 가상환경 회피기술 등을 대응하는데 한계가 있다. 본 논문에서는 상용 환경의 Endpoint에 적용 가능한 수준의 가볍고 고속의 분석성능을 유지하면서 기존 분석기술의 탐지성능 단점을 개선한 머신러닝 기반 악성코드 분석기술을 제안한다. 본 연구 결과물은 상용 환경의 71,000개 정상파일과 악성코드를 대상으로 99.13%의 accuracy, 99.26%의 precision, 99.09%의 recall 분석 성능과, PC 환경에서의 분석시간도 초당 5개 이상 분석 가능한 것으로 측정 되었고 Endpoint 환경에서 독립적으로도 운영 가능하며 기존의 안티바이러스 기술 및 정적, 동적 분석 기술과 연계하여 동작 시에 상호 보완적인 형태로 동작할 것으로 판단된다. 또한, 악성코드 변종 분석 및 최근 화두 되고 있는 EDR 기술의 핵심요소로 활용 가능할 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제37권4호
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• pp.60-70
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• 2000

시스템 설계의 각 단계에서 저전력 설계기법을 적용하여 8×8＋20비트의 MAC을 설계하였다. 알고리듬레벨에서는 MAC의 중요한 명령어 중의 하나인 승/감산연산을 위한 하드웨어의 설계에서 기존의 방식에 비하여 트랜지스터를 감소할 수 있는 새로운 기법을 제안하였으며, 회로 레벨에서는 동일한 로직을 CMOS로 구현한 경우보다 PDP(power-delay-product) 측면에서 우수한 성능을 가지는 NMOS pass-transistor 로직으로 구성된 새로운 Booth 셀렉터 회로를 제안하였다. 구조 레벨에서 최종단 덧셈기는 전력소모, 동작속도, 면적, 설계 규칙성 측면에서 가장 우수한 ELM 덧셈기를 사용하였고, 레지스터는 비트당 트랜지스터의 수가 적은 동적 CMOS 단일모서리 천이 플립플롭을 적용하였다. 동작속도를 높이기 위한 방법으로는 2단 파이프라인 구조를 적용했으며, Wallace 트리 블록에 고속 4：2 압축기를 이용하였다. 0.6㎛ 단일폴리, 삼중금속 CMOS 공정으로 설계된 MAC은 모의실험 결과 곱셈 연산시 최대 200㎒ 3.3V에서 35㎽의 전력을 소모하였고, MAC 연산시 최대 100㎒에서 29㎽의 전력을 소모하였다.

• 한국지능시스템학회논문지
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• 제3권2호
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• pp.18-35
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• 1993

가압경수로형 원자력발전소 수위제어시스템과 특히 저출력시 수위제어상의 문제점들이 분석 및 고찰되었으며 저출력으로 운전시의 여러 과도특성에서도 안정된 제어를 하고 급수펌프고장과 같은 큰 수위변동 발생시에는 신속한 수위응답을 얻기 위한 방법이 주로 연구되었다. 제어기의 기본 알고리즘으로 퍼지제어기법을 적용하였으며 여기에 필요한 제어규칙 및 알고리즘은 운전원의 지식과 한국원자력연구소에 설치된 교육훈련용 모의제어반에서의 수동운전경험을 바탕으로 설정되었다. 실제 시스템 구현관점에서 제어변수 및 적용규칙은 보다 간편한 튜닝과 입출력변수간의 영향을 고려하여 세워졌다. 저유량일 때 측정이 불량한 유량신호에 대해, 중기발생기를 압력제어모드로 운전할 때에는 유량차의 퍼지변수로서 우회급수밸브의 개도를 이용한 대체정보를 채용하였으며 수위오차의 크기에 따라 유량차의 소속함수를 달리하는 동적인 튜닝방법을 사용하였다. 또한 우회급수와 주급수밸브간 간단한 전환알고리즘의 적용으로 밸브절환시의 수위요동을 억제하고자 하였다. 시뮬레이션 결과 저출력구간에서 원자로출력변동에 대해 기존에 설치된 방법보다 안정된 제어를 하고 동적 튜닝의 적용으로 미세제어동작과 수위오차가 큰 영역의 제어에 대해 신속한 응답과 함께 제어성능이 개선되었음을 보였다.

• 대한교통학회지
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• 제24권1호
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• pp.73-84
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• 2006

본 연구는 지점검지기의 효율적 배치기준인 동질구간 결정 로직을 정립하고자 수행되었다. 동질구간의 결정은 도로 및 운영조건과 실시간 교통패턴의 변동을 고려하며 시간대별 동질구간 및 최종 동질구간을 결정하였다 교통조건의 동질구간 결정은 실시간 자료에 기반한 군집분석을 이용하였다. 동질구간의 검증을 위해 모든 링크에 검지기를 설치하는 경우와 동질구간에 검지기를 설치하는 경우에 대하여 각각 통행시간 추정력을 비교한 결과 동질구간의 효과가 입증되었다. 본 연구결과는 향후 국토교통관리 및 정보제공시스템에 유용하게 적용될 것으로 기대된다. 본 연구결과에 의하면 본 연구에서 제안한 동질구간 결정 로직을 대규모 국도 ITS 구축사업에 적용할 경우 통행시간 추정력의 향상과 함께 지점검지기의 효율적 배치를 통한 구축 및 운영비용의 절감이 예상된다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.178-184
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• 2015

본 논문에서는 UHD(Ultra High Definition) 영상을 위한 고성능 HEVC(High Efficiency Video Coding) 디블록킹 필터 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 필터링 수행시간 단축을 위해 두 개의 필터로 구성된 4단 파이프라인 구조를 가지며 경계강도 모듈을 병렬 구조로 설계하였다. 또한 저전력 하드웨어 구조를 위해 파이프라인의 단계를 클록 게이팅으로 설계하였고, 파이프라인 과정에서 단일 포트 SRAM에 접근할 때 발생하는 해저드 문제를 해결하기 위해 분할된 메모리 구조로 설계하였다. 전처리 단계에서 단일 포트 SRAM에 데이터를 저장할 때 발생하는 지연시간을 감소하기 위해 새로운 필터링 순서를 제안하였다. 본 논문에서 제안하는 디블록킹 필터 하드웨어 구조는 Verilog HDL로 설계 하였으며, TSMC 0.18um CMOS 표준 셀 라이브러리를 이용하여 합성한 결과 22k 개의 로직 게이트로 구현되었다. 또한, 동작 주파수는 150MHz에서 UHD급 8K 해상도인 $7680{\times}4320@60fps$ 처리가 가능하고 최대 동작 주파수는 285MHz이다. 제안하는 하드웨어 구조의 기본 처리단위 당 사이클 수를 비교 분석한 결과, 처리율이 기존 구조 대비 32% 향상된 결과를 얻었다.

• 전자공학회논문지
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• 제53권7호
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• pp.27-38
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• 2016

본 논문에서는 저전력 복합 스위칭 기법을 기반으로 하여 $0.16mm^2$의 면적을 가지는 12비트 30MS/s SAR ADC를 제안한다. 제안하는 ADC에 적용된 복합 스위칭 기법은 기존의 monotonic 스위칭 기법에 $V_{CM}$ 기반의 스위칭 기법을 접목한 것으로써 SAR ADC의 선형성을 제한하는 동적 오프셋 문제를 최소화하는 동시에 평균 스위칭 전력소모도 최소화할 수 있다. 제안하는 C-R 하이브리드 DAC 회로에는 균등 분할 커패시터 구조 및 기준전압 레인지 스케일링 기법을 적용하여 입력신호와 기준전압의 범위를 일치시키면서 12비트 해상도에서 사용되는 단위 커패시터의 총 개수를 64개로 줄이는 동시에 효율적으로 $V_{CM}$ 기반의 스위칭을 수행하여 전체적인 회로를 간소화하였다. 한편, 제안하는 SAR ADC의 SAR 논리회로에는 D 플립플롭 기반이 아닌 래치구조의 레지스터를 사용하여 빠르고 안정적인 SAR 동작을 구현하였으며, 출력 값을 디코더 논리회로 없이 DAC의 스위치에 직접 인가하여 면적 및 전력소모를 줄였다. 제안하는 SAR ADC는 0.18um CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 12비트 해상도에서 각각 최대 0.85LSB, 2.53LSB이고, 30MS/s 동작속도에서 동적성능은 최대 59.33dB의 SNDR 및 69.83dB의 SFDR을 보인다. 제안하는 시제품 ADC는 1.8V 전원전압에서 2.25mW의 전력을 소모한다.

• 전자공학회논문지
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• 제49권9호
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• pp.251-258
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• 2012

SSD (Solid-state Drive), 더 나아가 SSS (Solid-state Storage System)와 같은 고성능 스토리지 요구 사항을 지원하기 위해 최근 낸드 플래시 메모리도 DRAM에서와 같이 SDR (Single Data Rate)에서 고속 DDR (Double Data Rate) 신호구조로 진화하고 있다. 이에 따라 PHY (Physical layer) 회로 기술을 적용하여 협소 타이밍 윈도우 내에서 유효 데이터를 안정적으로 래치하고, 핀 간 데이터 스큐를 최소화하는 것 등이 새로운 이슈로 부각되고 있다. 또한, 낸드 플래시 동작 속도의 증가는 낸드 플래시 컨트롤러의 동작 주파수 상승으로 이어지고 동작 모드에 따라 컨트롤러 내부 소모 전력 변동성이 급격히 증가한다. 공정 미세화와 저전력 요구에 의해 컨트롤러 내부 동작 전압이 1.5V 이하로 낮아지면서 낸드 플래시 컨트롤러 내부 전압 변화 마진폭도 좁아지므로 이러한 소모 전력 변동성 증가는 내부 회로의 정상 동작 범위를 제한한다. 컨트롤러의 전원전압 변동성은 미세공정으로 인한 OCV (On Chip Variation)의 영향이 증가함에 따라 더 심화되는 추세이고, 이러한 변동성의 증가는 순간적으로 컨트롤러의 보장된 정상 동작 범위를 벗어나게 되어 내부 로직의 오류를 초래한다. 이런 불량은 기능적 오류에 의한 것이 아니므로 문제의 원인 규명 및 해결이 매우 어렵게 된다. 본 논문에서는 낸드플래시 컨트롤러 내부의 비정상적 전원 전압 변동하에서도 유효 타이밍 윈도우를 경제적인 방법으로 유지할 수 있는 회로 구조를 제안하였다. 실험 결과 기존 PHY회로 대비 면적은 20% 감소한 반면 최대 데이터 스큐를 379% 감소시켜 동등한 효과를 보였다.