• ETRI Journal
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• 제35권5호
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• pp.808-818
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• 2013

Programmable memory built-in self-test (PMBIST) is an attractive approach for testing embedded memory. However, the main difficulties of the previous works are the large area overhead and low flexibility. To overcome these problems, a new flexible PMBIST (FPMBIST) architecture that can test both single-port memory and dual-port memory using various test algorithms is proposed. In the FPMBIST, a new instruction set is developed to minimize the FPMBIST area overhead and to maximize the flexibility. In addition, FPMBIST includes a diagnostic scheme that can improve the yield by supporting three types of diagnostic methods for repair and diagnosis. The experiment results show that the proposed FPMBIST has small area overhead despite the fact that it supports various test algorithms, thus having high flexibility.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제8권5호
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• pp.590-597
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• 2002

휴대폰과 PDA가 결합된 PDA폰에 대한 관심의 증가와 더불어 다양한 종류의 PDA폰이 연구 개발되고 있다. PDA폰은 내부적으로 CDMA 송수신을 담당하는 CDMA 프로세서와 인터넷 애플리케이션을 담당하는 PDA 프로세서가 결합된 구조를 가지고 있다. 일반적으로 두 프로세서가 통신하는데는 UART, 즉 직렬 통신포트가 사용되었다. 하지만 발전하고 있는 CDMA 규격은 곧 IMT-2000의 등장과 함께 최대 2Mbps의 대역폭을 요구하고 있으며 기존의 직렬포트로는 이 규격을 만족하는데 어려움이 있다. 본 논문에서는 앞으로 고속화될 데이타 통신규격을 만족시킬 프로세서간 통신 메커니즘을 분석하고, Dual port Memory와 USB를 가장 유력한 후보로 선정, 이를 실험할 수 있는 테스트보드를 제작하였다. 실험결과 두 방식 모두 요구 대역폭을 만족시키나, Dual Port Memory를 이용한 방식이 가격대 성능비에서 우수하였다.

• 대한전자공학회논문지SD
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• 제49권8호
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• pp.55-62
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• 2012

메모리 설계 기술과 공정 기술의 발달은 고집적 메모리의 생산을 가능하게 하였다. 전체 Systems-On-Chips(SoC)에서 내장 메모리가 차지하는 비중은 점점 증가하여 전체 트랜지스터 수의 80%~90%를 차지하고 있어, SoC에서 내장된 이중 포트 메모리에 대한 테스트 중요성이 점점 증가하고 있다. 본 논문에서는 이중 포트 메모리를 위한 다양한 테스트 알고리즘을 지원하는 새로운 micro-code 기반의 programmable memory Built-In Self-Test(PMBIST) 구조를 제안한다. 또한 제안하는 알고리즘 명령어 구조는 March 기반 알고리즘과 이중 포트 메모리 테스트 알고리즘 등의 다양한 알고리즘을 효과적으로 구현한다. PMBIST는 테스트 알고리즘을 최적화된 알고리즘 명령어를 사용하여 최소의 bit으로 구현할 수 있어 최적의 하드웨어 오버헤드를 가진다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.72-85
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• 2007

메모리 설계 기술과 공정기술의 발달은 고집적 메모리의 생산을 가능하게 하였다. 그러나 이는 메모리의 복잡도를 증가시켜 메모리 테스트를 더욱 복잡하게 하여, 결과적으로 메모리 테스트 비용의 증가를 가져왔다. 효과적인 메모리 테스트 알고리즘은 짧은 테스트 시간동안 다양한 종류의 고장을 검출하여야 하며, 특히 이중 포트 메모리 테스트 알고리즘의 경우에는 단일 포트 메모리의 고장과 이중 포트 메모리 고장을 모두 검출할 수 있어야 한다. 본 논문에서 제안하는 March A2PF 알고리즘은 18N의 짧은 테스트 패턴을 통해 이중 포트 및 단일 포트 메모리와 관련된 모든 종류의 고장을 검출하는 효과적인 테스트 알고리즘이다.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.57-64
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• 2005

본 논문에서는 내장된 메모리의 테스트를 편리하게 하기 위하여 간단한 사용자 설정에 의해 자동으로 BIST IP를 생성해 내는 범용 CAD 툴을 개발하였다. 기존의 툴들은 널리 사용되고 있는 알고리즘에 국한되어 있어 메모리의 모델이 변하게 되면 다시 메모리 모델에 따라 BIST IP를 설계해야 하는 번거로움이 있었다. 하지만 본 논문에서는 사용자가 원하는 메모리 모델에 따라 알고리즘을 적용해 자동으로 BIST IP를 생성해 주는 툴을 개발하였다. 내장된 메모리로는 리프레쉬가 필요 없는 다중-포트 비동기식 SRAM이 가장 많이 사용되며, 본 연구에서는 이중-포트 SRAM에 대하여 연구 하였다.

• 대한전자공학회논문지SD
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• 제40권1호
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• pp.72-79
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• 2003

회로의 설계기술, 공정기술의 발달로 회로의 복잡도가 증가하고 있으며 대용량 메모리의 수요도 급격하게 증가하고 있다. 이렇듯 메모리의 용량이 커질수록 테스트는 더더욱 어려워지고, 테스트에 소요되는 비용도 점차 증가하여 테스트가 칩 전체에서 차지하는 비중이 커지고 있다. 따라서 짧은 시간에 수율을 향상시킬 수 있는 효율적인 테스트 알고리즘에 대한 연구자 중요하게 여겨지고 있다. 본 논문에서는 단일 포트 메모리의 고장을 검출하는데 가장 보편적으르 사용되는 March C-알고리듬을 바탕으로 하여 이를 보완하고, 추가되는 테스트 길이 없이 단일 포트 메모리뿐만 아니라 이종 포트 메모리에서 발생할 수 있는 모든 종류의 고장이 고려되어 이종 포트 메모리에서도 적용 가능한 효과적인 테스트 알고리듬을 제안한다.

• ETRI Journal
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• 제32권1호
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• pp.84-92
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• 2010

This paper proposes the semaphore authority management (SAM) controller to optimize the dual-port SDRAM (DPSDRAM) in the mobile multimedia systems. Recently, the DPSDRAM with a shared bank enabling the exchange of data between two processors at high speed has been developed for mobile multimedia systems based on dual-processors. However, the latency of DPSDRAM caused by the semaphore for preventing the access contention at the shared bank slows down the data transfer rate and reduces the memory bandwidth. The methodology of SAM increases the data transfer rate by minimizing the semaphore latency. The SAM prevents the latency of reading the semaphore register of DPSDRAM, and reduces the latency of waiting for the authority of the shared bank to be changed. It also reduces the number of authority requests and the number of times authority changes. The experimental results using a 1 Gb DPSDRAM (OneDRAM) with the SAM controllers at 66 MHz show 1.6 times improvement of the data transfer rate between two processors compared with the traditional controller. In addition, the SAM shows bandwidth enhancement of up to 38% for port A and 31% for port B compared with the traditional controller.

• 한국정보전자통신기술학회논문지
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• 제8권4호
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• pp.310-318
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• 2015

본 논문에서는 cell 사이즈가 작은 dual port eFuse OTP(One-Time Programmable)를 사용하면서 VREF(Reference Voltage) 회로를 eFuse OTP IP(Intellectual Property)에 하나만 사용하고 S/A(Sense Amplifier) 기반의 D F/F을 사용하는 BL(Bit-Line) 센싱 회로를 제안하였다. 제안된 센싱 기술은 read current를 6.399mA에서 3.887mA로 줄일 수 있다. 그리고 아날로그 센싱을 하므로 program-verify-read 모드와 read 모드에서 프로그램된 eFuse의 센싱 저항은 각각 $9k{\Omega}$, $5k{\Omega}$으로 낮출 수 있다. 그리고 설계된 32비트 eFuse OTP 메모리의 레이아웃 면적은 $187.845{\mu}m{\times}113.180{\mu}m$ ($=0.0213mm^2$)으로 저면적 구현이 가능한 것을 확인하였다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제14권5호
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• pp.542-546
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• 2008

최근 듀얼-프로세서 기반의 모바일 내장형 시스템을 위한 듀얼-포트 SDRAM이 발표되었다. 이는 단일 메모리 칩이 두 프로세서의 로컬 메모리와 공유 메모리 역할을 모두 담당하므로 공유 메모리를 위하여 추가의 SRAM 메모리를 사용하는 기존의 구조에 비해 더 간단한 통신 구조이다. 양 포트로부터의 동시적인 접근에서의 상호배타성을 보장하기 위하여 모든 공유 메모리 접근에는 특수한 동기화 기법이 수반되어야 하는데 이는 잠재적인 성능 악화의 원인이 된다. 이 논문에서는 이러한 동기화 비용을 고려하여 듀얼-포트SDRAM 구조의 성능을 평가하고, 주 응용의 통신 특성을 고려하여 최적화한 락우선권 기법과 정적복사 기법을 제안한다. 더 나아가, 공유 뱅크를 여러 블록으로 나눔으로써 서로 다른 블록들에 대한 동시적인 접근을 가능케 하여 성능을 개선하도록 한다. 가상 프로토타이핑 환경에서 수행된 실험은 이러한 최적화 기법들이 기본 듀얼-포트SDRAM 구조에 비하여 20-50%의 성능 향상을 가져옴을 보여준다.

• 대한전자공학회논문지SD
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• 제39권3호
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• pp.20-33
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• 2002

현재 다양한 분야에서 이중 포트 메모리의 사용이 증가함에 따라서 이중 포트 메모리의 고장을 진단하기 위한 효율적인 고장 진단 알고리듬의 필_도성이 증대되고 있다. 따라서 본 논문에서는 이중 포트 메모리에서의 효율적인 고장 진단 알고리듬을 제시하여 이중 포트 메모리에서 발생하는 거의 모든 종류의 고장에 대한 진단을 가능하게 한다. 또한 진단 과정에서 착오를 일으키지 않고 다양한 고장 모델을 구별하며 고장과 관련된 위치를 정확하게 확인하는 것이 가능하다. 새로운 진단 알고리듬을 사용함으로서 이중 포트 메모리에서의 고장 진단과정은 효과적으로 수행될 수 있으며 이전의 다른 연구들과의 성능 평가를 통해 효율성을 확인할 수 있다.