• 대한전자공학회논문지SD
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• 제43권4호
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• pp.8-15
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• 2006

본 논문에서는 70 nm InGaAs/InAlAs MHEMT와 DAML 기반의 하이브리드 링 결합기를 이용하여 낮은 변환 손실과 높은 격리도 특성을 갖는 94 GHz 단일 평형 혼합기를 개발하였다. 혼합기에 사용된 MHEMT는 607 mA/mm의 드레인 전류 밀도, 1015 mS/mm의 전달컨덕턴스, 330 GHz의 전류이득차단주파수, 425 GHz의 최대공진주파수 특성을 나타내었다. 제작된 하이브리드 링 결합기는 $85GHz{\sim}105GHz$의 범위에서 $3.57{\pm}0.22dB$의 커플링 손실과 $3.80{\pm}0.08dB$의 삽입 손실 특성을 나타내었다. 혼합기의 측정 결과, $93.65GHz{\sim}94.25GHz$의 범위에서 $2.5dB{\sim}2.8dB$의 변환 손실 특성과 -30 dB 이하의 격리도 특성을 얻었으며, 94 GHz의 중심주파수에서 6 dBm의 LO 전력을 인가하였을 때 2.5 dB의 최소 변환 손실 특성을 얻었다. 변환 손실 및 격리도 특성을 고려할 때, 본 논문에서 개발된 혼합기의 특성은 지금까지 보고된 GaAs 기반 HEMT소자들을 사용하는 94 GHz 대역용 혼합기 중에 가장 우수한 결과물이다.

• 접착 및 계면
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• 제21권3호
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• pp.86-92
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• 2020

본 연구에서 소스/드레인 전극이 위치하는 기판의 접촉영역과 두 전극사이 채널영역의 표면 에너지를 선택적으로 다르게 제어하여 고분자 트랜지스터의 소자성능과 전하주입 특성에 미치는 영향을 확인하였다. 채널영역의 표면에너지를 낮게 유지하면서 접촉영역의 표면에너지를 높였을 때 고분자 트랜지스터의 전하이동도는 0.063 ㎠/V·s, 접촉저항은 132.2 kΩ·cm, 그리고 문턱전압이하 스윙은 0.6 V/dec로 나타났으며, 이는 원래 소자에 비해 각각 2배와 30배 이상 개선된 결과이다. 채널길이에 따른 계면 트랩밀도를 분석한 결과, 접촉영역에서 선택적 표면처리에 의해 고분자반도체 분자의 공액중첩 방향과 전하주입 방향이 일치되면서 전하트랩 밀도가 감소한 것이 성능향상의 주요한 원인으로 확인되었다. 본 연구에서 적용한 전극과 고분자 반도체의 접촉영역에 선택적 표면처리 방법은 기존의 계면저항을 낮추는 다양한 공정과 함께 활용됨으로써 트랜지스터 성능향상을 최대화할 수 있는 가능성을 가진다.

• 대한전자공학회논문지SD
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• 제42권9호
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• pp.9-18
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• 2005

60 nm C-MOSFET 기술 분기점 이상의 고성능, 저전력 트랜지스터를 구현 시키기 위해 SiGe/SiO2/Si위에 성장된 strained Si의 두께가 전자 이동도에 미치는 영향을 두 가지 관점에서 조사 연구하였다. 첫째, inter-valley phonon 산란 모델의 매개변수들을 최적화하였고 둘째, strained Si 반전층의 2-fold와 4-fold의 전자상태, 에너지 밴드 다이어그램, 전자 점유도, 전자농도, phonon 산란율과 phonon-limited 전자이동도를 이론적으로 계산하였다. SGOI n-MOSFET의 전자이동도는 고찰된 SOI 구조의 Si 두께 모든 영역에서 일반적인 SOI n-MOSFET보다 $1.5\~1.7$배가 높음이 관찰 되었다. 이러한 경향은 실험 결과와 상당히 일치한다. 특히 strained Si의 두께가 10 nm 이하일 때 Si 채널 두께가 6 nm 보다 작은 SGOI n-MOSFET에서의 phonon-limited 전자 이동도는 일반 SOI n-MOSFET과 크게 달랐다. 우리는 이러한 차이가 전자들이 suained SGOI n-MOSFET의 반전층에서 SiGe층으로 터널링 했기 때문이고, 반면에 일반 SOI n-MOSFET에서는 캐리어 confinement 현상이 발생했기 때문인 것으로 해석하였다. 또한 우리는 10 nm와 3 nm 사이의 Si 두께에서는 SGOI n-MOSFET의 phonon-limited 전자 이동도가 inter-valley phonon 산란율에 영향을 받는 다는 것을 확인하였으며, 이러한 결과는 더욱 높은 드레인 전류를 얻기 위해서 15 nm 미만의 채널길이를 가진 완전공핍 C-MOSFET는 stained Si SGOI 구조로 제작하여야 함을 확인 했다

• 대한전자공학회논문지SD
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• 제38권10호
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• pp.678-686
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• 2001

CaAs metal semiconductor field effect transistor (MESFET) 소자의 전달컨덕턴스 분산 (transconductance dispersion) 현상과 게이트 누설 전류의 원인을 capacitance deep level transient spectroscopy (DLTS) 측정을 이용하여 해석하였다. DLTS 스펙트럼에서는 활성화 에너지가 각각 0.65×0.07 eV와 0.88 × 0.04 eV인 두개의 표면 결함과 0.84 × 0.01 eV의 활성화 에너지를 갖는 EL2를 관찰하였다. 전달컨덕턴스 분산 측정 결과, 전달컨덕턴스는 5.5 Hz ∼ 300 Hz의 주파수 영역에서 감소하였다. 전달컨덕턴스 분산을 온도의 함수로 측정한 결과, 온도가 증가할수록 전이 주파수는 증가하였고 전이 주파수의 온도 의존성으로부터 0.66 ∼ 0.02 eV의 활성화 에너지를 구할 수 있었다. 게이트 누설 전류 측정에서는 0.15 V 이하의 게이트 전압에서 순 방향과 역 방향 게이트 전압이 일치하는 오믹 전류-전압 특성을 나타내었고 게이트 누설 전류의 온도 의존성으로부터 구한 활성화 에너지는 0.63 ∼ 0.01 eV로 계산되었다. 서로 다른 방법으로 구한 활성화 에너지의 비교로부터 표면 결함 H1이 주파수에 따라서 감소하는 전달컨덕턴스 분산 및 게이트 누설 전류의 원인임을 알 수 있었다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제40회 동계학술대회 초록집
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• pp.134-134
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• 2011

High-k dielectric materials such as $HfO_2$, $ZrO_2$ and $Al_2O_3$ increase gate capacitance and reduce gate leakage current in MOSFET structures. This behavior suggests that high-k materials will be promise candidates to substitute as a tunnel barrier. Furthermore, stack structure of low-k and high-k tunnel barrier named variable oxide thickness (VARIOT) is more efficient.[1] In this study, we fabricated the $WSi_2$ nanocrystals nonvolatile memory device with $SiO_2/HfO_2/Al_2O_3$ tunnel layer. The $WSi_2$ nano-floating gate capacitors were fabricated on p-type Si (100) wafers. After wafer cleaning, the phosphorus in-situ doped poly-Si layer with a thickness of 100 nm was deposited on isolated active region to confine source and drain. Then, on the gate region defined by using reactive ion etching, the barrier engineered multi-stack tunnel layers of $SiO_2/HfO_2/Al_2O_3$ (2 nm/1 nm/3 nm) were deposited the gate region on Si substrate by using atomic layer deposition. To fabricate $WSi_2$ nanocrystals, the ultrathin $WSi_2$ film with a thickness of 3-4 nm was deposited on the multi-stack tunnel layer by using direct current magnetron sputtering system [2]. Subsequently, the first post annealing process was carried out at $900^{\circ}C$ for 1 min by using rapid thermal annealing system in nitrogen gas ambient. The 15-nm-thick $SiO_2$ control layer was deposited by using ultra-high vacuum magnetron sputtering. For $SiO_2$ layer density, the second post annealing process was carried out at $900^{\circ}C$ for 30 seconds by using rapid thermal annealing system in nitrogen gas ambient. The aluminum gate electrodes of 200-nm thickness were formed by thermal evaporation. The electrical properties of devices were measured by using a HP 4156A precision semiconductor parameter analyzer with HP 41501A pulse generator, an Agillent 81104A 80MHz pulse/pattern generator and an Agillent E5250A low leakage switch mainframe. We will discuss the electrical properties for application next generation non-volatile memory device.

• 대한전자공학회논문지SD
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• 제37권10호
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• pp.33-41
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• 2000

본 연구에서는 전압감도, 잡음등가전력, 비검출능 등이 초전특성들을 각 파라미터의 상호작용을 고려하여 3차원으로 모델링하였다. 그 결과, 전압응답특성은 저주파수 영역의 경우, 단면적에 대한 의존성 없이 두께가 작을수록 큰 전압응답을 보이고, 고주파수 영역의 경우는 20$G{\Omega}$의 부하저항에서 단면적이 작을수록 우수한 전압응답을 보이지만 두께에는 전혀 의존하지 않음을 알 수 있었다. 비검출능은 저주파수 영역에서 20$G{\Omega}$의 부하저항, $4{\times}10^{-10}m^2$ 이상의 단면적, 그리고 $1{\times}10^{-5}m$ 이하의 두께에서 아주 우수한 특성을 나타내었고, 고주파수 영역에서는 $1{\times}10^{-5}m$ 이하의 두께와 $2{\times}10^{-10}m^2$ 이상의 단면적에서 저항에 관계없이 높은 비검출능을 나타내었다. 또, 초전형 적외선 센서의 증폭 및 주파수 대역을 설정하기 위한 주변회로를 설계하였다. 본 연구에서는 1개의 단일 op-amp를 JFET의 드레인 부분의 단자에 연결한 quasi-boot-strap 회로를 사용하여, 2개의 op-amp를 이용한 상용화된 주변회로에 비해 약 56%의 잡음저하와 원하는 주파수 대역 및 증폭도를 얻을 수 있었다.

• 한국정보전자통신기술학회논문지
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• 제8권1호
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• pp.37-44
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• 2015

본 논문에서 전계효과 트랜지스터 (field effect transistor; FET) 제작을 위한 표면 프로그램된 aminopropylethoxysilane(APTES)와 1-octadecyltrichlorosilane(OTS) 패턴을 이용하여 단일벽 탄소 나노튜브(single-walled carbon nanotube; SWCNT)를 실리콘 기판 위에 선택적으로 흡착시키는 공정방법을 제안하였다. 양성 표면 분자 패턴을 만들기 위해 형성된 APTES 패턴은 많은 양의 SWCNT의 흡착을 위해 제작되었고, OTS 만을 이용한 공정보다 효과적인 SWCNT 흡착이 가능하다. 산화막(silicon dioxide)이 형성된 실리콘 기판 위에 사진공정(photolithography process)을 이용하여 임의의 감광액(photoresist; PR) 패턴이 형성되었다. PR 패턴이 형성된 기판은 헥산 용매를 이용하여 1:500 (v/v)로 희석된 OTS 용액 속에 담가진다. OTS 박막이 표면 전체에 만들어지고, PR 패턴이 제거되는 과정에서 PR 위에 형성되었던 OTS 박막도 같이 제거되어, 선택적으로 형성된 OTS 박막 패턴을 얻을 수 있다. 이 기판은 다시 에탄올 용매를 이용하여 희석된 APTES 용액 속에 담가진다. APTES 박막은 OTS 박막 패턴이 없는 노출된 산화막 위에 형성된다. 마지막으로 이처럼 APTES와 OTS에 의해 표면 프로그램된 기판은 SWCNT가 분산된 다이클로로벤젠(dichlorobenzene) 용액 속에 담가진다. 결과적으로 SWCNT는 양 극성을 띠는(positive charged) APTES 박막 패턴 위에만 흡착된다. 반면 중성O TS 박막 패턴 위에는흡착되지 않는다. 이러한 표면 프로그램 방법을 사용하여 SWCNT는 원하는 영역에 자기 조립시킬 수 있다. 우리는 이 방법을 이용하여 소오스와 드레인 전극사이에 SWCNT가 멀티 채널로 구성된 다중채널 FET를 성공적으로 제작하였다.

• 농업과학연구
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• 제28권2호
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• pp.108-115
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• 2001

연약지반의 심도를 고려한 합리적인 압밀도 산정 방법을 제시하기 위하여 연약층이 비교적 얕은 지역인 서해안 지역과 연약지반 깊이로 압밀도를 비교 분석한 결과를 요약하면 다음과 같다. 1. 연약지반 심도가 얄은 지역에서 Barron과 Yoshikuni방법은 압밀도를 크게 평가하는 것으로 나타났고, Hansbo와 Onoue방법을 적용할 경우 압밀계수는 $C_h=C_v$로 선정하는 것이 합리적으로 판단된다. 2. 연약지반 심도가 깊은 지역에서 Barron과 Yoshikuni방법을 적용할 경우 압밀계수는 $C_h=C_v$로 선정하며, Hansbo와 Onoue 방법에서는 $C_h=(2{\sim}3)C_v$로 선정하는 것이 합리적으로 판단된다. 3. Hansbo와 Onoue방법에 의한 교란지역 투수계수($k_s$)의 영향범위는 연약지반 심도가 얕은 지역에서는 $k_s=(1/3)k_v$를 적용하고, 심도가 깊은 지역에서는 $k_s=(1{\sim}1/2)k_v$를 적용하는 것이 실측치와 일치하는 것으로 나타났다. 4. Hansbo와 Onoue방법에서 드레인에 의한 교란 영역의 범위는 연약지반 심도가 얕은 경우는 ds=(3~5)dm 범위로 적용하고, 심도가 깊은 경우는 ds=2dm으로 적용하는 것이 실측치와 일치하는 것으로 나타났다.

• 한국농림기상학회지
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• 제13권2호
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• pp.87-92
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• 2011

본 연구에서는 광릉 활엽수림의 수문순환과정에서 낙엽층의 역할을 이해하기 위해 낙엽층의 차단저류능을 산정하였다. 낙엽층 두께의 공간 분포를 조사하여 낙엽층 두께 지도를 작성하였으며, 낙엽층의 두께와 차단저류능 간의 관계를 확인하고자 낙엽 표본을 채집하여 실험을 수행하였다. 25~100mm 두께의 낙엽 표본에 대한 실험 결과, 둘 간에 선형 비례 관계가 존재함을 확인하였다. 낙엽층의 응집이 상대적으로 적은 0~25mm 두께에서는 낙엽층 두께의 증가에 따라 더 급격한 차단저류능 증가가 일어나는 비선형적인 관계를 보였다. 또한 강우 강도가 약한 경우에도 낙엽층 두께와 차단저류능 간의 비선형 관계가 더 크게 나타날 수 있음을 확인하였다. 제작된 낙엽층 두께 지도와 낙엽층 두께와 차단저류능 사이의 관계식을 통하여 산정한 낙엽층의 차단저류능은 평균 $0.94{\pm}0.39mm$ 이었다. 산정된 낙엽층(평균 두께 $59{\pm}32mm$)의 차단저류능은 군락의 차단저류능과 비교할 때 그 크기가 비슷하였으며, 이는 낙엽층이 광릉 활엽수림의 수문순환에 중요한 역할을 할 수 있음을 보여준다.

• 한국정보통신학회논문지
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• 제13권7호
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• pp.1393-1398
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• 2009

본 연구는 LCD용 비정질 실리콘박막트랜지스터의 제조공정중 가장 중요한 식각 공정에서 각 박막의 특성에 맞는 습식 및 건식식각공정을 개발하여 소자의 특성을 안정시키고자 한다. 본 연구의 수소화 된 비정질 실리콘 박막 트랜지스터는 Inverted Staggered 형태로 게이트 전극이 하부에 있다. 실험 방법은 게이트전극, 절연층, 전도층, 에치스토퍼 및 포토레지스터층을 연속 증착한다. 스토퍼층을 게이트 전극의 패턴으로 남기고, 그 위에 n+a-Si:H 층 및 NPR(Negative Photo Resister)을 형성시킨다. 상부 게이트 전극과 반대의 패턴으로 NPR층을 패터닝하여 그것을 마스크로 상부 n+a-Si:H 층을 식각하고, 남아있는 NPR층을 제거 한다. 그 위 에 Cr층을 증착한 후 패터닝 하여 소오스-드레인 전극을 위한 Cr층을 형성시켜 박막 트랜지스터를 제조한다. 여기서 각 박막의 패터닝은 식각 공정으로 각단위 박막의 특성에 맞는 건식 및 습식식각 공정이 필요하다. 제조한 박막 트랜지스터에서 가장 흔히 발생되는 문제는 주로 식각 공정시 over 및 under etching 이며, 정확한 식각을 위하여 각 박막에 맞는 식각공정을 개발하여 소자의 최적 특성을 제공하고자한다. 이와 같이 공정에 보다 엄격한 기준의 건식 및 습식식각 공정 그리고 세척 등의 처리공정을 정밀하게 실시하여 소자의 특성을 확실히 개선 할 수 있었다.